[实用新型]缓冲器级设备、缓冲器电路和用于传输数据的系统有效
申请号: | 201820486904.3 | 申请日: | 2018-04-08 |
公开(公告)号: | CN208092721U | 公开(公告)日: | 2018-11-13 |
发明(设计)人: | F·塔耶;C·阿梅兹亚内埃尔阿萨尼 | 申请(专利权)人: | 意法半导体(鲁塞)公司 |
主分类号: | G06F13/40 | 分类号: | G06F13/40;G06F13/42;H03K19/0175 |
代理公司: | 北京市金杜律师事务所 11256 | 代理人: | 王茂华;崔卿虎 |
地址: | 法国*** | 国省代码: | 法国;FR |
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摘要: | 本实用新型提供了缓冲器级设备、缓冲器电路和用于传输数据的系统。在一些实施例中,一种缓冲器级设备包括用于接收数据信号的数据输入、用于接收时钟信号的时钟输入、数据输出和被配置为与时钟信号的时钟周期同步地向数据输出传送来自数据信号的数据的处理器。处理器包括被配置为在时钟周期的前半部分期间与时钟信号的第一边沿同步地向数据输出传送每个数据的第一缓冲器模块和被配置为在时钟周期的后半部分期间将数据保持在数据输出处的第二缓冲器模块。 | ||
搜索关键词: | 数据输出 缓冲器级 时钟周期 缓冲器电路 缓冲器模块 传输数据 时钟信号 处理器 配置 传送 接收数据信号 本实用新型 接收时钟 时钟输入 数据保持 数据信号 | ||
【主权项】:
1.一种缓冲器级设备,其特征在于,包括:数据输入,被配置为接收数据信号;时钟输入,被配置为接收时钟信号;数据输出;以及处理器,耦合到所述数据输入和所述时钟输入,并且被配置为与所述时钟信号的时钟周期同步地向所述数据输出传送来自所述数据信号的数据,其中所述处理器包括第一缓冲器模块和第二缓冲器模块,所述第一缓冲器模块被配置为在时钟周期的前半部分期间与所述时钟信号的第一边沿同步地向所述数据输出传送每个数据,所述第二缓冲器模块被配置为在所述时钟周期的后半部分期间将所述数据保持在所述数据输出处。
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