[发明专利]3D存储器件及其制造方法有效

专利信息
申请号: 201811426714.3 申请日: 2018-11-27
公开(公告)号: CN109698201B 公开(公告)日: 2021-05-04
发明(设计)人: 刘藩东;华文宇;何佳;夏志良 申请(专利权)人: 长江存储科技有限责任公司
主分类号: H01L27/11565 分类号: H01L27/11565;H01L27/1157;H01L27/11582
代理公司: 北京成创同维知识产权代理有限公司 11449 代理人: 蔡纯;李向英
地址: 430074 湖北省武汉市洪山区东*** 国省代码: 湖北;42
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摘要: 本申请公开了一种3D存储器件及其制造方法。该3D存储器件,包括:半导体衬底;栅叠层结构,位于半导体衬底上,包括交替堆叠的多个栅极导体层与多个层间绝缘层;以及多个沟道孔,分别设置在相应的存储区域内,每个沟道孔贯穿栅叠层结构并与半导体衬底电相连;多个隔离结构,分别设置在相应的隔离区域内,每个隔离结构贯穿栅叠层结构以实现多个存储区域之间的隔离;多个导电沟道,分布在隔离区域和存储区域内,每个导电沟道贯穿栅叠层结构并与半导体衬底电相连,每个沟道孔至少与一个导电沟道相邻设置,每个导电沟道用于通过半导体衬底向其周围的沟道孔供电。根据本发明实施例的3D存储器件不会因为刻蚀过量造成层间绝缘层的损害。
搜索关键词: 存储 器件 及其 制造 方法
【主权项】:
1.一种3D存储器件,包括:半导体衬底;栅叠层结构,位于所述半导体衬底上,包括交替堆叠的多个栅极导体层与多个层间绝缘层;多个沟道孔,分别设置在相应的存储区域内,每个所述沟道孔贯穿所述栅叠层结构并与所述半导体衬底电相连;多个隔离结构,分别设置在相应的隔离区域内,每个所述隔离结构贯穿所述栅叠层结构以实现多个所述存储区域之间的隔离;以及多个导电沟道,分布在所述隔离区域和所述存储区域内,每个所述导电沟道贯穿所述栅叠层结构并与所述半导体衬底电相连,每个所述沟道孔至少与一个所述导电沟道相邻设置,每个所述导电沟道用于通过所述半导体衬底向其周围的所述沟道孔供电,其中,在各个所述隔离区域中,所述隔离结构至少包围对应的所述导电沟道的侧壁。
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