[发明专利]数字式精确时延匹配电路有效
| 申请号： | 201811155112.9 | 申请日： | 2018-09-30 |
| 公开（公告）号： | CN109495090B | 公开（公告）日： | 2022-04-12 |
| 发明（设计）人： | 邢金岭;葛松虎;孟进;何方敏;李毅;王青 | 申请（专利权）人： | 中国人民解放军海军工程大学 |
| 主分类号： | H03K5/133 | 分类号： | H03K5/133;H03K5/135;H04B1/10 |
| 代理公司： | 武汉开元知识产权代理有限公司 42104 | 代理人： | 马辉 |
| 地址： | 430000 *** | 国省代码： | 湖北;42 |
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| 摘要： | 本发明公开了一种数字式精确时延匹配电路，用于2MHz‑500MHz短波和超短波段的自适应干扰对消装置的时延匹配调整，包括ADC取样单元、时钟产生器单元、数据同步单元和FPGA延迟器单元。时延匹配调整基于延迟时钟采样技术，通过对取样ADC施加不同相位的取样时钟，随后通过数据同步的方式来实现不同路径的时延匹配。结合时钟产生器单元的精细采样时钟延时特性和FPGA延迟器单元的大范围粗延时调整特性，此电路可实现大范围、高精度的时延匹配调整，调整精度在55ps以内。 | ||
| 搜索关键词： | 数字式 精确 匹配 电路 | ||
【主权项】：
1.一种数字式精确时延匹配电路，其特征在于包括ADC取样单元、时钟产生器单元、数据同步单元和FPGA延迟器单元，数据同步器单元和FPGA延迟器单元均在FPGA内部实现；ADC取样单元将3路模拟信号转换成数字信号，数据输出为源同步格式，包含数据和随路时钟；ADC取样单元输出数据至数据同步单元，输出随路时钟至数据同步单元和FPGA延迟器单元；数据同步单元的输出端接FPGA延迟器单元；FPGA延迟器单元用于实现5ns精度的宽范围延迟调整；时钟产生器单元用于输出三路采样时钟至ADC取样单元。
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