[发明专利]一种带有源钳位的电流型分段栅极驱动电路

摘要

一种带有源钳位的电流型分段栅极驱动电路，属于电子电路技术领域。包括功率级、低侧驱动模块、高侧逻辑模块、高侧驱动模块、中侧偏置模块和有源钳位模块，低侧驱动模块用于增强脉冲宽度调制信号的驱动能力并将其作为下功率管的栅极控制信号；高侧逻辑模块将脉冲宽度调制信号的电源轨转换到浮动电源轨后作为高侧驱动控制信号，高侧驱动模块在高侧驱动控制信号的控制下产生上功率管的栅极控制信号，高侧驱动模块与上功率管构成电流镜对栅驱动信号做恒流充电；中侧偏置模块用于保证上功率管不被击穿，同时保证在上功率管工作期间处于饱和区。本发明节省了芯片版图面积，减小了外围电路成本，在满足驱动能力的条件下具有更小的驱动级噪声。

主权项

1.一种带有源钳位的电流型分段栅极驱动电路，适用于电源管理芯片，所述电源管理芯片包括低压差线性稳压器，所述电流型分段栅极驱动电路包括功率级和低侧驱动模块，所述功率级包括上功率管(MP0)、下功率管(HN2)和第十三PMOS管(HP2)，所述低侧驱动模块将所述电源管理芯片产生的脉冲宽度调制信号(PWM)的驱动能力增强后作为所述下功率管(HN2)的栅极控制信号(LDRV)，所述下功率管(HN2)的漏极连接第十三PMOS管(HP2)的漏极并作为所述电流型分段栅极驱动电路的输出端输出栅驱动信号(DRV)，其源极接功率地(PGND)；其特征在于，所述电流型分段栅极驱动电路还包括高侧逻辑模块、高侧驱动模块、中侧偏置模块和有源钳位模块，所述高侧逻辑模块用于将所述脉冲宽度调制信号(PWM)的电源轨转换到浮动电源轨后作为高侧驱动控制信号(HDRV_Ctrl)，所述浮动电源轨为电源电压(VDD)减所述低压差线性稳压器的输出电压到电源电压(VDD)；所述高侧驱动模块包括第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第十四PMOS管(HP3)、第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(HN3)、第五NMOS管(HN4)、第三电阻(R3)、第七电阻(RST)和第一电流源(I1)，第一NMOS管(MN1)的栅极连接所述栅驱动信号(DRV)的采样信号(DRV_Sense)，其漏极连接第四NMOS管(HN3)的源极，其源极连接第二NMOS管(MN2)的源极并通过第一电流源(I1)后接地(GND)；第四NMOS管(HN3)的栅极连接所述低压差线性稳压器的输出电压，其漏极连接第一PMOS管(MP1)的栅极和漏极以及第二PMOS管(MP2)的栅极；第二NMOS管(MN2)的栅极连接第一参考电压(REF1)，其漏极连接第三NMOS管(MN3)的源极；第三NMOS管(MN3)的栅极连接所述脉冲宽度调制信号(PWM)，其漏极连接第五NMOS管(HN4)的源极；第五NMOS管(HN4)的栅极连接所述低压差线性稳压器的输出电压，其漏极连接第二PMOS管(MP2)、第三PMOS管(MP3)和第四PMOS管(MP4)的漏极以及第十四PMOS管(HP3)的栅极并通过第七电阻(RST)后连接电源电压(VDD)；第三PMOS管(MP3)的栅极连接所述高侧驱动控制信号(HDRV_Ctrl)的反相信号，其源极连接第一PMOS管(MP1)、第二PMOS管(MP2)和第四PMOS管(MP4)的源极并连接电源电压(VDD)；第十四PMOS管(HP3)的源极连接第四PMOS管(MP4)的栅极和所述上功率管(MP0)的栅极并通过第三电阻(R3)后连接电源电压(VDD)，其漏极接地(GND)；上功率管(MP0)的源极连接电源电压(VDD)，其漏极连接第十三PMOS管(HP2)的源极；所述中侧偏置模块包括第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)、第十五PMOS管(HP4)、第六NMOS管(HN5)、第七NMOS管(HN6)、第四电阻(R4)、第一电容(C1)、第二电流源(I2)和第三电流源(I3)，第六NMOS管(HN5)的栅极连接所述低压差线性稳压器的输出电压，其源极通过第二电流源(I2)后接地(GND)，其漏极连接第五PMOS管(MP5)的栅极和漏极以及第六PMOS管(MP6)和第八PMOS管(MP8)的栅极；第七PMOS管(MP7)的栅极连接第六PMOS管(MP6)的漏极、第十三PMOS管(HP2)的源极和第四电阻(R4)的一端，其源极连接第五PMOS管(MP5)、第六PMOS管(MP6)和第八PMOS管(MP8)的源极并连接电源电压(VDD)，其漏极连接第十五PMOS管(HP4)的栅极和第七NMOS管(HN6)的漏极并通过第一电容(C1)后连接第四电阻(R4)的另一端；第七NMOS管(HN6)的栅极连接所述低压差线性稳压器的输出电压，其源极通过第三电流源(I3)后接地(GND)；第十五PMOS管(HP4)的源极连接第八PMOS管(MP8)的漏极和第十三PMOS管(HP2)的栅极，其漏极接地(GND)；所述有源钳位模块用于钳位所述栅驱动信号(DRV)。