[发明专利]一种基于FPGA的YOLO网络前向推理加速器设计方法有效
| 申请号： | 201810970836.2 | 申请日： | 2018-08-24 |
| 公开（公告）号： | CN109214504B | 公开（公告）日： | 2020-09-04 |
| 发明（设计）人： | 张轶凡;陈昊;应山川;李玮 | 申请（专利权）人： | 北京邮电大学深圳研究院 |
| 主分类号： | G06N3/04 | 分类号： | G06N3/04 |
| 代理公司： | 北京精金石知识产权代理有限公司 11470 | 代理人： | 张黎 |
| 地址： | 518057 广东省深圳市南山*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明提出了一种基于FPGA的YOLO网络前向推理加速器设计方法，所述加速器包括FPGA芯片和DRAM，所述FPGA芯片中的存储器BRAM作为数据缓冲器，所述DRAM作为主要存储设备；所述加速器设计方法包括以下步骤：(1)对原网络数据进行8bit定点数量化，得到对检测精度影响最小的小数点位置，形成量化方案，该量化过程是逐层进行的；(2)FPGA芯片对YOLO的九层卷积网络作并行计算；(3)位置映射。解决了现有技术中FPGA芯片上的存储资源的增长速度不及神经网络规模增长迅速，一般的目标检测网络很难按照传统的设计思路移植到FPGA芯片上的技术问题，实现使用更少片上资源达到更快速度的目的。 | ||
| 搜索关键词： | 一种 基于 fpga yolo 网络 推理 加速器 设计 方法 | ||
【主权项】：
1.一种基于FPGA的YOLO网络前向推理加速器设计方法，所述加速器包括FPGA芯片和DRAM，所述FPGA芯片中的存储器BRAM作为数据缓冲器，所述DRAM作为主要存储设备，在DRAM中使用乒乓结构；其特征在于，所述加速器设计方法包括以下步骤：(1)对原网络数据进行8bit定点数量化，得到对检测精度影响最小的小数点位置，形成量化方案，该量化过程是逐层进行的；(2)FPGA芯片对YOLO的九层卷积网络作并行计算；(3)位置映射。
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