[发明专利]一种具有介质阻挡层的槽栅DMOS器件

摘要

一种具有介质阻挡层的槽栅DMOS器件，属于功率半导体技术领域。本发明在传统槽栅DMOS器件结构的基础上，在源区和接触区的下方沿沟槽延伸方向交替设置具有不同掺杂浓度和结深的体区，并且浅结、高浓度体区下方还设置与源区位置相对应的介质阻挡层，隔绝了源区下方的电流通路，进而能够引导雪崩电流避开浅结、高浓度体区，直接经由接触区流走，由此防止了寄生BJT的开启。本发明通过阻断寄生BJT的开启。提高了器件的UIS耐量，进而提升了器件的抗UIS失效能力。同时，因为深结、低浓度体区下方没有介质阻挡层，这样在器件正向导通时，载流子电流仍然可以通过反型的深结、低浓度体区流出，因此器件的导通特性和阈值电压不会受到负面影响。

主权项

1.一种具有介质阻挡层的槽栅DMOS器件，包括金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区(3)、栅电极(5)、栅介质层(6)、第二导电类型半导体体区、第一导电类型半导体掺杂源区(7)、第二导电类型半导体掺杂接触区(8)和金属化源极(11)；金属化漏极(1)位于第一导电类型半导体掺杂衬底(2)的背面；第一导电类型半导体掺杂漂移区(3)位于第一导电类型半导体掺杂衬底(2)的正面；所述第一导电类型半导体掺杂漂移区(3)顶层具有沿器件垂直方向设置的沟槽(4)；沟槽(4)的内部具有栅电极(5)，栅电极(5)通过第一绝缘介质层(13)与其下方的第一导电类型半导体掺杂漂移区(3)隔离；沟槽(4)两侧的第一导电类型半导体掺杂漂移区(3)具有相互独立的第一导电类型半导体掺杂源区(7)和第二导电类型半导体掺杂接触区(8)，并且第一导电类型半导体掺杂源区(7)位于靠近沟槽(4)的一侧；第一导电类型半导体掺杂源区(7)通过栅介质层(6)与栅电极(5)隔离；第一导电类型半导体掺杂源区(7)和的部分上表面和栅电极(5)的上表面通过第二绝缘介质层(12)与金属化源极(11)隔离；金属化源极(11)位于器件表面，并且金属化源极(11)的两端分别与沟槽(4)两侧的第一导电类型半导体掺杂源区(7)和第二导电类型半导体掺杂接触区(8)接触；其特征在于：沟槽(4)两侧的第一导电类型半导体掺杂源区(7)和第二导电类型半导体掺杂接触区(8)下方还具有第二导电类型半导体体区，所述第二导电类型半导体体区包括第二导电类型半导体体区一(91)和第二导电类型半导体体区二(92)；第二导电类型半导体体区一(91)和第二导电类型半导体体区二(92)沿沟槽(4)延伸方向交替排列；第二导电类型半导体体区一(91)和第二导电类型半导体体区二(92)的结深均小于栅电极(5)下表面的深度，并且二者通过栅介质层(6)与栅电极(5)隔离；任意一个第二导电类型半导体体区一(91)的掺杂浓度均大于任意一个第二导电类型半导体体区二(92)的掺杂浓度；任意一个第二导电类型半导体体区一(91)的结深均小于任意一个第二导电类型半导体体区二(92)的结深；所述槽栅DMOS器件还具有位于第一导电类型半导体掺杂源区(7)对应下方的介质阻挡层(10)；介质阻挡层(10)的上表面与第二导电类型半导体体区一(91)的下表面接触且二者具有相同的延伸方向和延伸深度；介质阻挡层(10)的宽度小于第二导电类型半导体体区一(91)的宽度；介质阻挡层(10)靠近沟槽(4)一侧且通过栅介质层(6)与栅电极(5)隔离；第二导电类型半导体体区二(92)的下表面与第一导电类型半导体掺杂漂移区(3)的上表面接触。