[发明专利]半导体器件制造方法有效
| 申请号： | 201810554936.7 | 申请日： | 2018-06-01 |
| 公开（公告）号： | CN108493111B | 公开（公告）日： | 2019-04-19 |
| 发明（设计）人： | 倪贤锋;范谦;何伟 | 申请（专利权）人： | 苏州汉骅半导体有限公司 |
| 主分类号： | H01L21/335 | 分类号： | H01L21/335;H01L29/778 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 215000 江苏省苏州市工业园区*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明涉及一种半导体器件制造方法，包括：在衬底上依次形成缓冲层和势垒层，其中，所述缓冲层与所述势垒层之间形成有二维电子气；刻蚀所述势垒层的源极区域和漏极区域，以在所述缓冲层上形成沟槽；在所述沟槽上交替形成相互叠加的第一掺杂部和第二掺杂部，所述第一掺杂部与所述第二掺杂部组成掺杂层；在所述掺杂层上形成源极和漏极，在所述势垒层上形成栅极。本发明所提供的半导体器件制造方法，通过形成交替叠加的第一掺杂部和第二掺杂部增加掺杂层的掺杂浓度，从而降低接触电阻。 | ||
| 搜索关键词： | 掺杂 势垒层 半导体器件制造 掺杂层 缓冲层 降低接触电阻 二维电子气 交替叠加 交替形成 漏极区域 源极区域 衬底 刻蚀 漏极 源极 叠加 | ||
【主权项】：
1.一种半导体器件制造方法，其特征在于，包括：在衬底上依次形成缓冲层和势垒层，其中，所述缓冲层与所述势垒层之间形成有二维电子气；刻蚀所述势垒层的源极区域和漏极区域，以在所述缓冲层上形成沟槽；在所述沟槽上交替形成相互叠加的第一掺杂部和第二掺杂部，所述第一掺杂部与所述第二掺杂部组成掺杂层；在所述掺杂层上形成源极和漏极，在所述势垒层上形成栅极；其中，所述第一掺杂部的掺杂浓度为5×1020/cm3‑7×1020/cm3，所述第二掺杂部的掺杂浓度为1×1019/cm3‑1×1020/cm3，或者所述第一掺杂部的掺杂浓度为1×1019/cm3‑1×1020/cm3，所述第二掺杂部的掺杂浓度为5×1020/cm3‑7×1020/cm3。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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