[发明专利]用于制程限制良率测试的方法及结构

摘要

本发明涉及用于制程限制良率测试的方法及结构，其揭露一种制造集成电路芯片的方法，该方法包括形成一个或多个线路结构以促进测试装置的制程限制良率(PLY)测试。线路结构包括连接区阵列以及围绕该阵列的一组金属垫。各连接区包括两部分，各部分具有与相应两端子测试装置的端子电性连接的两个节点。在用探针卡执行PLY测试期间，通过该连接区在该测试装置与该金属垫之间的电性连接允许各测试装置被单独测试。可选地，后续形成具有相同足印的额外线路结构并使其相互堆叠。将这些额外线路结构用于使用同一探针卡的PLY测试。可选地，在堆叠线路结构之间形成虚垫以提升鲁棒性。本发明还揭露依据此方法所形成的一种半导体结构。

主权项

1.一种方法，包括：在半导体晶圆上形成第一线路结构，该第一线路结构包括：第一阵列的连接区，呈行列设置并与第一批的测试装置电性连接，各连接区包括具有与相应第一测试装置的第一对端子电性连接的第一节点及第二节点的第一部分以及具有与相应第二测试装置的第二对端子电性连接的第三节点及第四节点的第二部分；以及第一组的金属垫，包括：位于该第一阵列的第一侧的第一垫，位于该第一阵列的第二侧的第二垫，位于与该第一侧相对的该第一阵列的第三侧的第三垫，以及位于与该第二侧相对的该第一阵列的第四侧的第四垫，该第一阵列中的各列连接区具有与该列中的所有第一节点电性连接的第一垫以及与该列中的所有第三节点电性连接的第三垫，且该第一阵列中的各行连接区具有与该行中的所有第二节点电性连接的第二垫以及与该行中的所有第四节点电性连接的第四垫；以及使用该第一线路结构测试该第一批中的该测试装置。