[发明专利]用于制程限制良率测试的方法及结构

说明书

本发明涉及用于制程限制良率测试的方法及结构，其揭露一种制造集成电路芯片的方法，该方法包括形成一个或多个线路结构以促进测试装置的制程限制良率(PLY)测试。线路结构包括连接区阵列以及围绕该阵列的一组金属垫。各连接区包括两部分，各部分具有与相应两端子测试装置的端子电性连接的两个节点。在用探针卡执行PLY测试期间，通过该连接区在该测试装置与该金属垫之间的电性连接允许各测试装置被单独测试。可选地，后续形成具有相同足印的额外线路结构并使其相互堆叠。将这些额外线路结构用于使用同一探针卡的PLY测试。可选地，在堆叠线路结构之间形成虚垫以提升鲁棒性。本发明还揭露依据此方法所形成的一种半导体结构。

技术领域

本发明涉及制程限制良率(process limiting yield；PLY)测试(也就是，良率监控)，尤其涉及用于PLY测试的方法及结构。

背景技术

具体地说，在集成电路制造期间，执行在线测试以检测可能负面影响良率的兴趣缺陷(defect of interest；DOI)。可利用晶圆上测试结构直接在集成电路生产线中的特定制程之后执行这些测试(也被称为制程限制良率(PLY)测试)，该晶圆上测试结构包括可使用例如探针卡探测的一个或多个被测装置(device under test；DUT)。此类测试结构通常通过考虑下面的一个或多个因素来设计：被测装置(DUT)敏感性；DUT-区；DUT-可测试性；成本-效益；以及测试期间的结构刚性。DUT-敏感性是指给定特定类型DUT，相关缺陷类型的覆盖范围。DUT-区是指足以确保缺陷可检测的缺陷撷取剖面。DUT-可测试性是指DUT与测试仪的相容性。成本-效益考虑包括例如最大限度地降低测试结构的尺寸，将探针卡重复用于不同的测试结构等。结构刚性考虑包括例如承受探针触压(touchdown)而具有最小损伤的能力。不幸的是，在用于PLY测试的目前大多数可行的测试结构中，在上述因素之间进行折中(例如，在DUT-敏感性与成本-效益之间；在DUT-区与成本-效益之间；成本-效益与结构刚性之间等)。

发明内容

鉴于上述，本文中揭露一种制造集成电路(integrated circuit；IC)芯片的方法的实施例，该方法包括形成一个或多个线路结构以促进测试装置的制程限制良率(PLY)测试。具体地说，在集成电路制造期间，第一线路结构可形成于半导体晶圆上并用于使用探针卡的PLY测试。该第一线路结构可包括一阵列连接区以及围绕该阵列的一组金属垫。各连接区可包括两部分，各部分具有与相应两端子测试装置的端子电性连接的两个节点。在PLY测试期间，该线路结构的该配置允许响应所施加的电压单独地自各测试装置作电流测量，并且还确保在测试时，流过给定测试装置的电流不受流过任意其它测试装置的电流的影响，这样做无需纳入附加的二极管或选择元件。可选地，后续可形成具有相同足印(footprint)的一个或多个额外线路结构并使其相互堆叠。可将该一个或多个额外线路结构用于使用同一探针卡的PLY测试。可选地，在该堆叠线路结构之间可形成虚垫以提升结构鲁棒性(robustness)，如下面更详细所述。本文中还揭露依据上述方法所形成的一种半导体结构的实施例。

尤其，本文中揭露一种集成电路制造方法的实施例，该方法包括在生产线的特定层级形成用于测试装置的一个或多个堆叠线路结构并使用该线路结构进行制程限制良率(PLY)测试。

具体地说，该方法可包括在半导体晶圆上制造集成电路芯片期间，在该半导体晶圆上形成第一线路结构。此第一线路结构可包括第一阵列连接区以及第一组金属垫。

该第一阵列中的该连接区可呈行列的网格模式设置并可与第一批测试装置尤其两端子测试装置电性连接，各连接区可包括第一部分及第二部分。该第一部分可具有与相应第一测试装置的两个端子(也就是，第一对端子)电性连接的第一及第二节点。该第二部分可具有与相应第二测试装置的两个端子(也就是，第二对端子)电性连接的第三及第四节点。