[发明专利]用于卷积神经网络卷积运算和全连接运算电路

摘要

一种用于卷积神经网络卷积运算和全连接运算电路，由时域计算电路中的鉴相器、数字时间转换器、时间放大器和时间寄存器构成。所提出的基于模拟时域的计算电路，能在时域上完成卷积神经网络卷积运算所需的的乘累加等运算，具有很高的时间计算精度，且能节省额外存储面积和降低相应功耗，完全兼容CMOS工艺。

主权项

1.一种用于卷积神经网络卷积运算的电路,其特征在于，包括：卷积权重输入模块，具有参考脉冲信号输入端、卷积核权重值输入端、超前滞后控制信号输入端、正输出端和负输出端；所述参考脉冲信号输入端用于输入参考脉冲信号，所述卷积核权重值输入端用于输入表示卷积核权重值的信号，所述控制信号输入端用于输入超前滞后控制信号；所述卷积权重输入模块用于根据所述超前滞后控制信号来判断卷积核权重值输入端接收到的信号所表示的卷积核权重值的负和正，当判断为负时，则通过其负输出端输出，当判断为非负时，则通过其正输出端输出；卷积模块，包括一路或多路独立的卷积子模块；每路所述卷积子模块具有核权重值正输入端、核权重值负输入端、待卷积值输入端、以及输出端；所述待卷积值输入端用于输入表示待卷积值的信号；所述核权重值正输入端用于接收所述卷积权重输入模块的正输出端输出的信号，所述卷积子模块用于将其核权重值正输入端接收的信号进行放大，并将放大后的信号作为加数进行累加计算；所述核权重值负输入端用于接收所述卷积权重输入模块的负输出端输出的信号，所述卷积子模块用于将其核权重值负输入端接收的信号进行放大，并将放大后的信号作为减数进行累减计算，其中所述卷积子模块对信号进行放大的倍数为所述待卷积值；所述卷积子模块通过其输出端来输出表示最终计算结果的信号。