[发明专利]基于FPGA的LSTM递归神经网络硬件加速器的设计方法在审
| 申请号： | 201810011295.0 | 申请日： | 2018-01-05 |
| 公开（公告）号： | CN108090560A | 公开（公告）日： | 2018-05-29 |
| 发明（设计）人： | 李曦;周学海;王超;陈香兰 | 申请（专利权）人： | 中国科学技术大学苏州研究院 |
| 主分类号： | G06N3/04 | 分类号： | G06N3/04;G06N3/063;G06N3/08 |
| 代理公司： | 苏州创元专利商标事务所有限公司 32103 | 代理人： | 范晴 |
| 地址： | 215123 江苏*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明公开了一种FPGA平台上加速LSTM神经网络算法的方法，FPGA即现场可编程门阵列平台，其包括通用处理器、现场可编程门阵列以及存储模块，包括以下步骤：使用Tensorflow对构建LSTM神经网络，并训练神经网络的参数；采用压缩手段将LSTM网络参数进行压缩处理，解决FPGA存储资源不足的问题；根据压缩后的LSTM网络的预测过程，确定适用于现场可编程门阵列平台上运行的计算部分；根据确认的计算部分，确定软硬件协同计算方式；根据FPGA的计算逻辑资源、带宽情况，确定IP核固化的数量和种类，利用硬件运算单元，在现场可编程门阵列平台上进行加速。能够根据硬件资源快速设计出针对LSTM神经网络加速的硬件处理单元，处理单元相对于通用处理器有高性能、低功耗特点。 | ||
| 搜索关键词： | 现场可编程门阵列 通用处理器 神经网络 递归神经网络 神经网络算法 训练神经网络 硬件处理单元 软硬件协同 硬件加速器 压缩 处理单元 存储模块 存储资源 计算方式 计算逻辑 网络参数 压缩处理 硬件运算 硬件资源 低功耗 构建 固化 带宽 预测 网络 | ||
【主权项】：
1.基于FPGA的LSTM递归神经网络硬件加速器的设计方法，其特征在于，包括以下步骤：S01：使用Tensorflow构建LSTM神经网络，并训练LSTM神经网络的参数；S02：采用压缩手段将训练好的LSTM神经网络进行压缩处理，解决FPGA存储资源不足的问题；S03：根据压缩后的LSTM网络的预测过程，确定预测运算的关键代码；S04：设计加速器的加速框架并生成IP核；S05：在操作系统下将硬件比特流式文件烧写到开发板中并编写IP核和硬件设备的驱动；S06：编写用户层调用算法加速的接口。
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