[发明专利]针对卷积神经网络硬件加速器的调试模块

摘要

本发明公开了一种针对卷积神经网络硬件加速器的调试模块，目的是增大定位准确性和降低调试难度。本发明由DRAM即动态随机存取存储器、FIFO即先进先出队列、读DRAM计数模块、写DRAM计数模块和数据对齐模块组成；写DRAM计数模块和读DRAM计数模块均是二进制计数器，DRAM是拥有写端口和读端口的双端口DRAM；数据对齐模块对读DRAM数据进行拼接和补零操作，得到写FIFO数据；FIFO是读写异步FIFO。DRAM的数据位宽和深度根据所需观测数据信号的位宽和数量设置，FIFO的数据位宽根据DDR的数据位宽设置，数据深度根据写FIFO数据的数量设置。本发明能够更加准确方便地定位问题位置，既增大定位准确性又降低调试难度。

主权项

1.一种针对卷积神经网络硬件加速器的调试模块，其特征在于针对卷积神经网络硬件加速器的调试模块由DRAM即动态随机存取存储器、FIFO即先进先出队列、读DRAM计数模块、写DRAM计数模块和数据对齐模块组成；写DRAM计数模块是一个二进制计数器，写DRAM计数模块与传输控制模块、DRAM相连，它从传输控制模块接收写DRAM数据有效信号，当写DRAM数据有效信号有效时，写DRAM计数模块对写地址信号进行加一，并置写使能信号、第一使能信号有效，将写地址信号、写是能信号和第一使能信号发送给DRAM；所述传输控制模块为被调试的卷积神经网络硬件加速器中的传输控制模块；DRAM是一个双端口DRAM，拥有一个写端口和一个读端口；DRAM与传输控制模块、写DRAM计数模块、读DRAM计数模块以及数据对齐模块相连；DRAM从传输控制模块接收写DRAM数据，从写DRAM计数模块接收写地址信号、写使能信号、第一使能信号，当写使能信号和第一使能信号都有效时，DRAM将写DRAM数据写入写地址信号对应的地址中；DRAM从读DRAM计数模块接收第二使能信号、读地址信号，当第二使能信号有效时，DRAM将读地址信号对应地址中的数据传输到数据对齐模块；DRAM数据位宽和深度根据观测数据信号的位宽和数量设置；读DRAM计数模块是一个二进制计数器，读DRAM计数模块与传输控制模块、DRAM、FIFO相连，它从传输控制模块接收计算完成信号，向DRAM传输读地址信号和第二使能信号，向FIFO传输读DRAM数据有效信号；当计算完成信号有效时，置第二使能信号为有效，对读地址信号进行加一并传给DRAM，同时，置读DRAM数据有效信号有效，并将读DRAM数据有效信号发送给FIFO，读DRAM数据有效信号也叫写FIFO数据有效信号；数据对齐模块与DRAM、FIFO相连，接收来自DRAM的读DRAM数据，对读DRAM数据进行拼接和补零操作，得到写FIFO数据，向FIFO传输写FIFO数据；数据对齐模块将m个读DRAM数据首尾依次相连，并在后面补充w个0得到写FIFO数据，mod表示取余操作；m和w均为正整数；FIFO是一个读写异步FIFO，其空信号表明FIFO是否为空，FIFO为空时空信号有效，FIFO不为空时空信号无效，用于沟通调试模块与DDR模块间不同的时钟域；FIFO与数据对齐模块、读DRAM计数模块、DDR模块相连，它从读DRAM计数模块接收写FIFO数据有效信号即读DRAM数据有效信号，从数据对齐模块接收写FIFO数据，当写FIFO数据有效信号有效时，将写FIFO数据写入FIFO中；FIFO的空信号经过一个非门连接在FIFO的读使能信号端上，当FIFO不为空即空信号无效时，读使能信号有效，置读FIFO数据有效信号为有效，并向DDR模块传输读FIFO数据；FIFO的数据位宽根据DDR模块的数据位宽设置，数据深度根据写FIFO数据的数量设置，所述DDR模块为被调试的卷积神经网络硬件加速器中的DDR模块即双倍速率同步动态随机存储器模块。