[实用新型]任意分频比时钟产生电路

摘要

一种任意分频比时钟产生电路，包括电压控制电路、第一电荷存储器、比较器以及第一开关电路，其中电压控制电路，设置在第一电压源与第一电荷存储器之间；第一电荷存储器，第一端与比较器的第一输入端耦接，第二端的电位为第一电位；比较器，第二输入端与第二电压源耦接，输出端与第一开关电路的控制端耦接，比较器的输出信号为第二电压源的输出电压与第一电荷存储器的第一端电压的比较结果；第一开关电路，第一端与第一电荷存储器的第一端耦接，第二端的电位为第一电位，适于在所述比较结果为所述第一电荷存储器的第一端电压达到所述第二电压源的输出电压时导通。上述方案能够有效降低任意分频比时钟产生电路的硬件开销。

主权项

一种任意分频比时钟产生电路，其特征在于，包括：电压控制电路、第一电荷存储器、比较器以及第一开关电路，其中：所述电压控制电路，设置在第一电压源与所述第一电荷存储器之间，适于以预设周期单调线性增加所述第一电荷存储器的第一端电压；所述预设周期根据预设时钟源输出的原始时钟信号的频率设定；所述第一电荷存储器，第一端与所述比较器的第一输入端耦接，第二端的电位为第一电位；所述第一电荷存储器的电容值由目标分频比N预先设定；所述比较器，第二输入端与第二电压源耦接，输出端与所述第一开关电路的控制端耦接，所述比较器的输出信号为所述第二电压源的输出电压与所述第一电荷存储器的第一端电压的比较结果；所述输出信号为对所述原始时钟信号进行N分频后的时钟信号；N为任意正有理数；所述第一开关电路，第一端与所述第一电荷存储器的第一端耦接，控制端与所述比较器的输出端耦接，第二端的电位为所述第一电位，适于在所述比较结果为所述第一电荷存储器的第一端电压达到所述第二电压源的输出电压时导通，且所述第一电位对应的电压小于所述第二电压源的输出电压。