[实用新型]任意分频比时钟产生电路

说明书

技术领域

本实用新型实施例涉及电路领域，尤其涉及一种任意分频比时钟产生电路。

背景技术

在大多数电子系统中，都需要时钟发生器电路提供时钟信号。不同的电路模块所需的时钟信号的频率可能不同。为了便于同步操作，不同的电路模块所使用的时钟信号由同一个时基提供，通过对同一个时基进行分频来生成不同频率的时钟信号并提供给不同的电路模块。在某些电路系统中，可能会存在对时基进行非整数分频的需求，通常采用锁相环电路来实现对时基的非整数分频。

现有技术中，针对不同频率的时钟信号的需求，需要分别设置对应分频比的时钟产生电路，导致时钟发生器的硬件开销较大。

实用新型内容

本实用新型实施例解决的是如何实现对时钟信号进行任意分频比的分频，以降低时钟发生器电路的硬件开销。

为解决上述技术问题，本实用新型实施例提供一种任意分频比时钟产生电路，包括：电压控制电路、第一电荷存储器、比较器以及第一开关电路，其中：所述电压控制电路，设置在第一电压源与所述第一电荷存储器之间，适于以预设周期单调线性增加所述第一电荷存储器的第一端电压；所述预设周期根据预设时钟源输出的原始时钟信号的频率设定；所述第一电荷存储器，第一端与所述比较器的第一输入端耦接，第二端的电位为第一电位；所述第一电荷存储器的电容值由目标分频比N预先设定；所述比较器，第二输入端与第二电压源耦接，输出端与所述第一开关电路的控制端耦接，所述比较器的输出信号为所述第二电压源的输出电压与所述第一电荷存储器的第一端电压的比较结果；所述输出信号为对所述原始时钟信号进行N分频后的时钟信号；N为任意正有理数；所述第一开关电路，第一端与所述第一电荷存储器的第一端耦接，控制端与所述比较器的输出端耦接，第二端的电位为所述第一电位，适于在所述比较结果为所述第一电荷存储器的第一端电压达到所述第二电压源的输出电压时导通，且所述第一电位对应的电压小于所述第二电压源的输出电压。

可选的，所述时钟分频电路还包括：M分频电路，与所述比较器的输出端耦接，适于对所述比较器的输出信号进行M次分频并输出。

可选的，所述任意分频比时钟产生电路还包括：延迟电路，耦接在所述比较器的输出端与所述第一开关电路的控制端之间，适于检测到所述比较结果为所述第一电荷存储器的第一端电压达到所述第二电压源的输出电压时，延迟预设时长后将所述比较结果对应的电平输出至所述第一开关电路的控制端；所述预设时长不大于所述原始时钟信号的半周期。

可选的，所述电压控制电路，包括：第二开关电路、第三开关电路、第四开关电路、第五开关电路、第二电荷存储器以及电压采样保持电路，其中：所述电压控制电路，包括：第二开关电路、第三开关电路、第四开关电路、第五开关电路、第二电荷存储器以及电压采样保持电路，其中：所述第二开关电路，第一端与所述第一电压源耦接，第二端与所述第二电荷存储器的第一端耦接；所述第三开关电路，第一端与所述第二电荷存储器的第二端耦接，第二端的电位为所述第一电位；所述第四开关电路，第一端与所述第二电荷存储器的第一端耦接，第二端与所述第一电荷存储器的第一端耦接；所述第五开关电路，第一端与所述第二电荷存储器的第二端耦接，第二端与所述电压采样保持电路耦接；所述第二电荷存储器，第一端分别与所述第二开关电路的第二端、所述第四开关电路的第一端耦接，第二端分别与所述第三开关电路的第一端、所述第五开关电路的第一端耦接；所述电压采样保持电路，耦接在所述第五开关电路的第二端与第一电荷存储器的第一端之间，适于在第i周期采样所述第一电荷存储器的第一端电压，并在第i+1周期将所述第二电荷存储器的第二端电压设置为第i周期所述第一电荷存储器的第一端电压，在第i+1周期内所述第四开关电路断开时保持所述第一电荷存储器的第一端电压为第i周期所述第一电荷存储器的第一端电压；i为正整数；所述第二开关电路的控制端、所述第三开关电路的控制端、所述第四开关电路的控制端以及所述第五开关电路的控制端均输入所述时钟源输出的原始时钟信号，且所述第二开关电路、所述第三开关电路适于在所述原始时钟信号为高电平时导通，在低电平时断开；所述第四开关电路、所述第五开关电路适于在所述原始时钟信号为低电平时导通，在高电平时断开；或，所述第四开关电路、所述第五开关电路适于在所述原始时钟信号为高电平时导通，在低电平时断开；所述第二开关电路、所述第三开关电路适于在所述原始时钟信号为低电平时导通，在高电平时断开。