[实用新型]一种基于组合逻辑控制的高速AD采集装置

摘要

本实用新型公开了一种基于组合逻辑控制的高速AD采集装置，包括微处理单元、存储模块、通信单元模块、高速采集模块、电源模块和时钟模块，其特征是，所述高速采集模块包括高速AD转换器、双口RAM和组合逻辑电路；所述组合逻辑电路包括第一D触发器、第二D触发器、或门、与门、计数器。优点系统利用高速AD转换器与双口RAM的组合完成对模拟信号的数字化处理，并通过组合逻辑电路实现了系统的时序控制，克服了传统高速AD采集系统受限于微处理器频率的缺点的同时，简化了代码的复杂程度。

主权项

一种基于组合逻辑控制的高速AD采集装置，包括微处理单元、存储模块、通信单元模块、高速采集模块、电源模块和时钟模块，所述微处理单元分别与存储模块、通信单元模块、高速采集模块、电源模块、时钟模块相连接，微处理单元控制上述各个功能模块的工作，高速采集模块将接收器接收到的模拟回波信号转换为能被微处理器处理的一个N位数字信号，数据存储模块接收由高速采集模块处理后的数据，以二进制的形式作为历史数据保存，电源模块为装置提供电压，时钟模块为系统提供同步时钟，并提供接收模拟信号的时间，串口通信模块用于数据的传输；其特征是，所述高速采集模块包括高速AD转换器、双口RAM 和组合逻辑电路；所述组合逻辑电路包括第一D触发器、第二D触发器、或门、与门、计数器；所述或门的第一输入端、第二D触发器的CP端、与门的第一输入端与外置有源晶振输出端相连，与门的第二输入端与微处理器的AD开关控制端相连，所述第一D触发器Q端分别与微处理器状态检测端、第二D触发器的/RD端相连，第二D触发器的/Q端与或门的第二输入端相连，或门的输出端与计数器/CP端相连，计数器Q0~9与双口RAM的A0L~9L相连，与门的输出端与高速AD转换器的CLK端相连，高速AD转换器的D0~D11与双口RAM的I/O0L~11L相连，高速AD转换器接收模拟信号端为VIN+与VIN‑管脚。