[发明专利]覆盖率驱动的FPGA及类似ASIC验证方法在审
| 申请号： | 201711044222.3 | 申请日： | 2017-10-31 |
| 公开（公告）号： | CN107958097A | 公开（公告）日： | 2018-04-24 |
| 发明（设计）人： | 李国;段清华;王鑫;杨平;杨尚罡 | 申请（专利权）人： | 成都华微电子科技有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 成都惠迪专利事务所(普通合伙)51215 | 代理人： | 刘勋 |
| 地址： | 610000 四川省成都市*** | 国省代码： | 四川;51 |
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| 摘要： | 覆盖率驱动的FPGA及类似ASIC验证方法，涉及FPGA技术，本发明包括以下步骤(1)将电路图转化为Verilog模型，以脚本方式自动根据输入端口生成功能覆盖率模型；(2)构造验证环境，将电路图和Verilog模型同时做为待测设计，在验证环境中例化；(3)在验证环境中产生激励，然后收集待测设计的输出数据，在验证环境的计分板和后处理脚本中进行对比；(4)在步骤(3)执行的同时，收集Verilog模型的功能覆盖率和结构覆盖率。(5)当功能覆盖率和结构覆盖率达到既定要求时，即认为定制电路已满足设计要求，停止仿真。本发明具有高效充分的特点。 | ||
| 搜索关键词： | 覆盖率 驱动 fpga 类似 asic 验证 方法 | ||
【主权项】：
覆盖率驱动的FPGA及类似ASIC验证方法，其特征在于，包括以下步骤：(1)将电路图转化为Verilog模型，以脚本方式自动根据输入端口生成功能覆盖率模型；(2)构造验证环境，将电路图和Verilog模型同时做为待测设计，在验证环境中例化；(3)在验证环境中产生激励，然后收集待测设计的输出数据，在验证环境的计分板和后处理脚本中进行对比；(4)在步骤(3)执行的同时，收集Verilog模型的功能覆盖率和结构覆盖率。(5)当功能覆盖率和结构覆盖率达到既定要求时，即认为定制电路已满足设计要求，停止仿真。
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