[发明专利]覆盖率驱动的FPGA及类似ASIC验证方法

权利要求书

1.覆盖率驱动的FPGA及类似ASIC验证方法，其特征在于，包括以下步骤：

(1)将电路图转化为Verilog模型，以脚本方式自动根据输入端口生成功能覆盖率模型；

(2)构造验证环境，将电路图和Verilog模型同时做为待测设计，在验证环境中例化；

(3)在验证环境中产生激励，然后收集待测设计的输出数据，在验证环境的计分板和后处理脚本中进行对比；

(4)在步骤(3)执行的同时，收集Verilog模型的功能覆盖率和结构覆盖率。

(5)当功能覆盖率和结构覆盖率达到既定要求时，即认为定制电路已满足设计要求，停止仿真。

2.如权利要求1所述的覆盖率驱动的FPGA及类似ASIC验证方法，其特征在于，所述电路图为门级网表或者电路原理图、布局布线图。

3.如权利要求1所述的覆盖率驱动的FPGA及类似ASIC验证方法，其特征在于，脚本根据输入信号个数、位宽等信息自动生成功能覆盖率模型，此覆盖率模型覆盖所有关键输入组合的可能值。

4.如权利要求1所述的覆盖率驱动的FPGA及类似ASIC验证方法，其特征在于，所述验证环境为VMM或UVM。

5.如权利要求1所述的覆盖率驱动的FPGA及类似ASIC验证方法，其特征在于，验证环境包含激励产生器、驱动器、监视器、计分板，待测设计同时包含定制电路和Verilog模型。

6.如权利要求1所述的覆盖率驱动的FPGA及类似ASIC验证方法，其特征在于，计分板中只对参考模型和Verilog模型做对比，后处理脚本对Verilog模型和定制电路进行对比。

7.如权利要求1所述的覆盖率驱动的FPGA及类似ASIC验证方法，其特征在于，当功能覆盖率、行覆盖率达到100％，条件覆盖率达到预定要求时，即可判断FPGA及类似ASIC已满足设计要求。