[发明专利]覆盖率驱动的FPGA及类似ASIC验证方法

说明书

技术领域

本发明涉及FPGA(现场可编程门阵列领域)和数字ASIC(专用集成电路)领域。

背景技术

在传统的验证过程中，验证充分性是靠验证人员的经验保证的，随着芯片规模越来越大、功能越来越复杂、流片费用越来越昂贵，如何度量验证充分性逐步成为业内热门话题，随着验证学的发展，覆盖率已逐渐成为度量验证充分性的一种主流手段。

覆盖率模型由结构覆盖率和功能覆盖率模型组成，这些覆盖率模型可以进一步细化为一些小的指标，如行覆盖率、有限状态机覆盖率、断言覆盖率等。

用来实现设计意图的代码间接定义了结构覆盖率模型，结构覆盖率包含行覆盖率、分支覆盖率、条件覆盖率、翻转覆盖率、状态机覆盖率、断言覆盖率等。结构覆盖率存在局限性，它只能用于度量实现方案是否被完全执行，而不能找到那些没有被实现的功能，也不能确定是否实现了某条测试用例的验证意图，在这种情况下，需要引入功能覆盖率。

验证的目的就是确保设计的正确性，设计规范里详细说明了设计如何运行，而验证计划里则列出了相应的功能应该如何被激励、验证和测量，当通过收集测量数据找出哪些功能已被覆盖时，就是在统计功能覆盖率。结构覆盖率衡量设计的实际实现情况，而功能覆盖率则用来衡量设计意图。假如某个功能代码块在设计中被不幸遗漏，代码覆盖率无法发现这个问题，但功能覆盖率则可以。

结构覆盖率的收集由验证工具自动插入和使能，但由于在FPGA和类似ASIC开发过程中，采用了大量的定制电路，而定制电路不同于RTL代码，工具无法直接提取结构覆盖率；同样，对于功能覆盖率模型，也没有自动化的方法来确保验模型的完整性。

发明内容

本发明所要解决的技术问题是，提供一种覆盖率驱动的FPGA及类似ASIC验证方法，具有高效、充分和准确的特点。

本发明解决所述技术问题采用的技术方案是，覆盖率驱动的FPGA及类似ASIC验证方法，其特征在于，包括以下步骤：

(1)将电路图转化为Verilog模型，以脚本方式自动根据输入端口生成功能覆盖率模型；

(2)构造验证环境，将电路图和Verilog模型同时做为待测设计，在验证环境中例化；

(3)在验证环境中产生激励，然后收集待测设计的输出数据，在验证环境的计分板和后处理脚本中进行对比；

(4)在步骤(3)执行的同时，收集Verilog模型的功能覆盖率和结构覆盖率。

(5)当功能覆盖率和结构覆盖率达到既定要求时，即认为定制电路已满足设计要求，停止仿真。

步骤(1)中，电路图是指门级网表或者与之类似的电路原理图、布局布线图等；脚本会抓取电路图和Verilog模型，并对输入端口做对比，以保证端口一致。

FPGA模块输入信号较少、位宽有限、组合逻辑较多，可以在极短的时间内对一组特定的输入完成计算，因此，步骤2中，功能覆盖率会覆盖输入的所有输入组合。

步骤(2)和(3)中，验证环境既可以是通用的验证方法学，比如VMM、UVM等，也可以是自己开发的验证方法或者代码。

步骤(3)中，数据对比不仅包括电路图和RM输出数据的对比，还包括电路图和Verilog模型的数据对比。电路图和Verilog模型数据的对比由本发明的脚本完成，以判断出错位置，方便调试。

步骤(5)中，当功能覆盖率、行覆盖率达到100％，条件覆盖率达到预定要求时，即可判断FPGA及类似ASIC已满足设计要求。其中，预定要求是指对不能覆盖的条件做出了合理解释。

本发明以自动化方式完成仿真验证，具有高效、准确的优点。本发明可以使用工具自动提取定制电路的结构覆盖率，同时，自动生成功能覆盖率模型，克服了背景技术中提到的缺点，保证了FPGA和类似ASIC功能验证的充分性。

附图说明

图1是验证架构示意图。

图2是FPGA中Slice的架构示意图。

图3是数据对比流程图。

具体实施方式

在开发FPGA过程中，关键电路比如Slice、BRAM等，基本上都通过定制电路的形式完成开发，电路开发完成后，需要将其转化成等效的Verilog模型。