[发明专利]一种面积优化设计的阻抗校正电路

摘要

本发明公开了一种面积优化设计的阻抗校正电路，包括外部精确阻值电阻，内部电流镜、电阻、比较器、加/减计数器。通过比较器来判断外部电阻和内部电阻电压的高低，进而去控制加/减计数器的输出值，从而调节内部50Ω或75Ω电阻。外部电阻和内部电阻的电流比由电流镜控制，该电流镜的电流比值由加/减计数器的输出控制。本发明通过电阻矫正来实现阻抗匹配，既节省面积又降低功耗。

主权项

一种面积优化设计的阻抗校正电路，其特征在于，包括芯片外部的参考电阻(Rext)，还包括芯片内部的放大器(AMP)、电阻(R)、比较器(CMP)、加/减计数器(ASC)、第一PMOS管(M22)、电流镜；电流镜包括第二NMOS管(M11)、第三NMOS管(M00)、第四NMOS管(M0)至第N+四NMOS管(MN)、与第四NMOS管(M0)至第N+四NMOS管(MN)一一对应的第四开关至第N+四开关；所述参考电阻(Rext)一端接芯片外部电源(VCC_ext)，另一端接第一PMOS管(M22)的源极、放大器(AMP)负输入端；放大器(AMP)正输入端接第一基准电压(Vref1)，放大器(AMP)输出端接第一PMOS管(M22)的栅极；第一PMOS管(M22)的漏极接栅漏短接的第三NMOS管(M00)的漏极；第四NMOS管(M0)至第N+四NMOS管(MN)中，每个NMOS管的栅极经各自对应的开关与该NMOS管的漏极短接后接第一PMOS管(M22)的漏极，每个NMOS管的源极接地；第三NMOS管(M00)的源极接地，第三NMOS管(M00)的栅极接第二NMOS管(M11)的栅极；第二NMOS管(M11)的源极接地，漏极经电阻(R)接芯片内部电源(VCC_int)；第二NMOS管(M11)的漏极还接比较器(CMP)负输入端，比较器(CMP)正输入端接第二基准电压(Vref2)，比较器(CMP)输出端接加/减计数器(ASC)输入端；加/减计数器(ASC)的输出控制第四开关至第N+四开关的导通与关断，同时，加/减计数器(ASC)的输出调节I/O电路中需要校正的电阻(Rint)。