[发明专利]一种高带宽下提高DDR RAM接口带宽的FPGA实现方法有效
| 申请号： | 201710330941.5 | 申请日： | 2017-05-11 |
| 公开（公告）号： | CN107133407B | 公开（公告）日： | 2020-07-10 |
| 发明（设计）人： | 马彬 | 申请（专利权）人： | 成都欧飞凌通讯技术有限公司 |
| 主分类号： | G06F30/34 | 分类号： | G06F30/34;G11C16/10 |
| 代理公司： | 成都君合集专利代理事务所(普通合伙) 51228 | 代理人： | 张鸣洁 |
| 地址： | 610000 四川省*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明公开了一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，包括以下步骤：1）计算并行级联的DDR RAM数量；2）采用FPGA设计mController，包括：2.1）生成刷新ZQ模块，用于多个DDR RAM周期刷新和ZQ同步；2.2）生成写命令模块，生成DDR RAM写命令，用于对并行级联的DDR RAM写地址统一管理；2.3）生成读命令模块，生成DDR RAM读命令，用于对并行级联DDR RAM的读地址统一管理；2.4）读同步判断模块，用来同步对齐DDR RAM返回的数据组合成新数据输出。采用mController将拆分后的数据写入并行级联的外部存储器，控制数据的同步写入和同步读出，并将数据整合成新的数据输出，提高了高带宽下DDR RAM的接口带宽，大于单个DDR RAM位宽的输入数据也能够被DDR RAM缓存，建立了高速的数据传输通道。 | ||
| 搜索关键词： | 一种 带宽 提高 ddr ram 接口 fpga 实现 方法 | ||
【主权项】：
一种高带宽下提高DDR RAM接口带宽的FPGA实现方法,其特征在于，包括以下步骤：1)根据输入数据的位宽，计算需要并行级联的DDR RAM数量X：当输入数据的位宽为M比特，单个DDR MIG的数据位宽为N比特，其中M>N，DDR的数量X的计算方法为：M/N可以整除，X＝M/N；M/N不可以整除，X＝M/N+1；2)采用FPGA设计用于提高DDR RAM的接口带宽的mController，包括：2.1)生成刷新ZQ模块Generate Refresh ZQ，用于多个DDR RAM之间周期刷新和ZQ同步；2.2)生成写命令模块Generate Write command，生成DDR RAM写命令，用于对X个DDR RAM并行级联的写地址统一管理；2.3)生成读命令模块Generate Read command，生成DDR RAM读命令，用于对X个DDR并行级联的读地址统一管理；2.4)读同步判断模块Read Synchronous judge，用来同步对齐X个DDR RAM返回的X组数据，对齐后组合成一组数据输出。
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