[发明专利]一种高带宽下提高DDR RAM接口带宽的FPGA实现方法

说明书

本发明公开了一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，包括以下步骤：1）计算并行级联的DDR RAM数量；2）采用FPGA设计mController，包括：2.1）生成刷新ZQ模块，用于多个DDR RAM周期刷新和ZQ同步；2.2）生成写命令模块，生成DDR RAM写命令，用于对并行级联的DDR RAM写地址统一管理；2.3）生成读命令模块，生成DDR RAM读命令，用于对并行级联DDR RAM的读地址统一管理；2.4）读同步判断模块，用来同步对齐DDR RAM返回的数据组合成新数据输出。采用mController将拆分后的数据写入并行级联的外部存储器，控制数据的同步写入和同步读出，并将数据整合成新的数据输出，提高了高带宽下DDR RAM的接口带宽，大于单个DDR RAM位宽的输入数据也能够被DDR RAM缓存，建立了高速的数据传输通道。

技术领域

本发明涉及通信技术领域，具体的说，是一种高带宽下提高DDR RAM接口带宽的FPGA实现方法。

背景技术

FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。FPGA与外部存储器建立数据通道，可以方便灵活的利用软件程序编程实现对数据的处理，但是由于目前的FPGA和外部DDR RAM(DDR2/DDR3等等)建立数据通道时，FPGA的DDR控制器IP只能管理一个DDR，因此只能一组或多组数据经过调度存储于同一个DDR内，当数据突发带宽超过单个DDR的有效带宽时，就会造成数据丢失。因此如何与外部存储器建立快速高效的数据传输通道，在高带宽下提高DDR RAM的接口带宽，成为FPGA急需解决的难题。

发明内容

本发明的目的在于提供一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，用于解决现有技术中，FPGA的DDR控制器IP只能管理和调度存储于同一个DDR RAM一组或多组数据，当数据突发带宽超过单个DDR的有效带宽时，就会造成数据丢失的问题。

为了达到上述目的，本发明通过下述技术方案实现：

一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，包括以下步骤：

1)根据输入数据的位宽，计算需要并行级联的DDR RAM数量X：当输入数据的位宽为M比特，单个DDR MIG的数据位宽为N比特，其中MN，DDR的数量X的计算方法为：

M/N可以整除，X＝M/N；

M/N不可以整除，X＝M/N+1；

2)采用FPGA设计用于提高DDR RAM的接口带宽的mController，包括：

2.1)生成刷新ZQ模块Generate Refresh ZQ，用于多个DDR RAM之间周期刷新和ZQ同步；

2.2)生成写命令模块Generate Write command，生成DDR RAM写命令，用于对X个DDR RAM并行级联的写地址统一管理；

2.3)生成读命令模块Generate Read command，生成DDR RAM读命令，用于对X个DDR并行级联的读地址统一管理；