[发明专利]存储单元及存储阵列有效
| 申请号： | 201710290037.6 | 申请日： | 2017-04-27 |
| 公开（公告）号： | CN108320772B | 公开（公告）日： | 2020-07-10 |
| 发明（设计）人： | 罗俊元;王世辰;景文澔 | 申请（专利权）人： | 力旺电子股份有限公司 |
| 主分类号： | G11C16/04 | 分类号： | G11C16/04;G11C16/10;G11C16/14;G11C16/24;G11C16/26;G11C16/30 |
| 代理公司： | 深圳新创友知识产权代理有限公司 44223 | 代理人： | 江耀纯 |
| 地址： | 中国台*** | 国省代码： | 台湾;71 |
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| 摘要： | 本发明公开了一种存储单元包括读取选择晶体管、第一浮接栅极晶体管、写入选择晶体管、第二浮接栅极晶体管及共同浮接栅极。共同浮接栅极耦接于第一浮接栅极晶体管及第二浮接栅极晶体管。存储单元利用第二浮接栅极晶体管上方的共同浮接栅极进行写入及清除操作，并通过第一浮接栅极及读取选择晶体管进行读取操作。 | ||
| 搜索关键词： | 存储 单元 阵列 | ||
【主权项】：
1.一种存储单元，其特征在于，包括：读取选择晶体管，具有第一端耦接于位线，第二端，控制端耦接于字符线，及基极端耦接于源极线；第一浮接栅极晶体管，具有第一端耦接于所述读取选择晶体管的所述第二端，第二端耦接于所述源极线，及基极端耦接于所述源极线；写入选择晶体管，具有第一端耦接于清除控制线，第二端，控制端耦接于操作控制线，及基极端耦接于所述清除控制线；第二浮接栅极晶体管，具有第一端耦接于所述写入选择晶体管的所述第二端，第二端，及基极端耦接于所述清除控制线；及共同浮接栅极，耦接于所述第一浮接栅极晶体管及所述第二浮接栅极晶体管。
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