[发明专利]逻辑器件、生成地址的方法、集成电路制造系统和介质有效
| 申请号： | 201710160309.0 | 申请日： | 2017-03-17 |
| 公开（公告）号： | CN107203481B | 公开（公告）日： | 2023-01-03 |
| 发明（设计）人： | S·芬尼 | 申请（专利权）人： | 想象技术有限公司 |
| 主分类号： | G06F12/0864 | 分类号： | G06F12/0864;G06F12/1045 |
| 代理公司： | 北京三友知识产权代理有限公司 11127 | 代理人： | 吕俊刚;王青芝 |
| 地址： | 英国赫*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明涉及逻辑器件、生成地址的方法、集成电路制造系统和介质。用二进制存储器地址生成高速缓存地址的高速缓存逻辑器件，二进制存储器地址包括第一预定长度的第一二进制序列和第二预定长度的第二二进制序列，高速缓存逻辑器件包括：多个取代单元，多个取代单元中的每一个被配置成接收第一二进制序列的位的相应分配，并且用根据接收到的位的分配而选择的对应取代位串来替换其分配的位；映射单元，其被配置成组合多个取代单元输出的取代位串，以形成第二预定长度的一个或更多个二进制串；组合逻辑器件，其被布置成通过可逆运算将一个或更多个二进制串与第二二进制序列组合，以形成用作高速缓存存储器中的高速缓存地址的至少部分的二进制输出串。 | ||
| 搜索关键词： | 逻辑 器件 生成 地址 方法 集成电路 制造 系统 介质 | ||
【主权项】：
一种用二进制存储器地址生成高速缓存地址的高速缓存逻辑，所述二进制存储器地址包括第一预定长度的第一二进制序列和第二预定长度的第二二进制序列，所述高速缓存逻辑包括：多个取代单元，所述多个取代单元中的每一个被配置成接收所述第一二进制序列的位的相应分配，并且用根据接收到的位的分配而选择的对应取代位串来替换其分配的位；映射单元，其被配置成组合所述多个取代单元输出的取代位串，以形成所述第二预定长度的一个或更多个二进制串；以及组合逻辑，其被布置成通过可逆运算将所述一个或更多个二进制串与所述第二二进制序列组合，以形成用作高速缓存存储器中的高速缓存地址的至少部分的二进制输出串。
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