[发明专利]逻辑器件、生成地址的方法、集成电路制造系统和介质

说明书

本发明涉及逻辑器件、生成地址的方法、集成电路制造系统和介质。用二进制存储器地址生成高速缓存地址的高速缓存逻辑器件，二进制存储器地址包括第一预定长度的第一二进制序列和第二预定长度的第二二进制序列，高速缓存逻辑器件包括：多个取代单元，多个取代单元中的每一个被配置成接收第一二进制序列的位的相应分配，并且用根据接收到的位的分配而选择的对应取代位串来替换其分配的位；映射单元，其被配置成组合多个取代单元输出的取代位串，以形成第二预定长度的一个或更多个二进制串；组合逻辑器件，其被布置成通过可逆运算将一个或更多个二进制串与第二二进制序列组合，以形成用作高速缓存存储器中的高速缓存地址的至少部分的二进制输出串。

技术领域

本发明涉及用于生成高速缓存(cache)地址的高速缓存逻辑器件、高速缓存存储系统和用于生成高速缓存地址的方法。

背景技术

高速缓存存储器被广泛用作存储器层次的部分，以通过减少与主存储器访问关联的等待时间和/或因这些访问消耗的带宽来提高数据处理系统的性能。如Hennessy和Patterson的“Computer Architecture.A Quantitative Approach.(Fifth Edition)”(计算机系统结构：量化研究方法(第五版))(章节2.1)中描述的，局部性(时间和空间二者)的原理意指将之前访问的(例如，最近访问的)数据的某个子集存储在相对小的高速缓存存储器中，能够以比(存储原始数据的)主存储器少的等待时间和/或高的带宽来访问该高速缓存存储器，允许实现整个存储系统的更快性能的成本效益的手段。

为了确保可容易地从高速缓存存储器获取高速缓存数据，必须根据所定义的方案来组织高速缓存的数据。遵循Hennessy和Patterson的命名，将“线”(AKA“块”)定义成存储器在对准边界上的一个或更多个字中的预定数量。Hennessy和Patterson指出，最普及方案是“集合相联”，由此“集合”是高速缓存中的物理存储线的群组。存储器中的线首先被映射在集合上，然后可将该线布置在该集合的线中的任一个中。另外，在Hennessy和Patterson中，用平凡(2的幂)映射来选择该集合。

Chosen_set＝(线地址)MOD(高速缓存中的集合的数量)。

当集合中存在n条线时，高速缓存方案被称为“n路集合相联”。逻辑极端具有特定名称：其中n＝1的情况被称为“直接映射”高速缓存。这使得实现成本最低，但是性能相对低。(将扼要地讨论确定性能的某些因素)。存在包含高速缓存的所有存储线的单个集合并因此任何存储器线可布置在高速缓存中的任何地方的其它极端被称为“全相联高速缓存”。这样使得实现的性能最佳，但是成本通常非常高。

虽然某些系统确实使用直接映射的高速缓存，但更典型地，n被选择在比如[2,16]的范围内，从而提供了实现的性能和成本之间的平衡。

至于高速缓存的性能，影响性能的一种因素是“缺失率”，缺失率平凡地是针对高速缓存中并不存在的数据访问高速缓存的次数除以访问的总数。Hennessy和Patterson将“缺失”分为三类：强制、容量和冲突。强制缺失是不可避免的并且对应于任何线的首次访问。容量缺失通常取决于高速缓存的物理大小，而冲突缺失是由于集合内的替换而导致的并且取决于集合的相联，并且在某种意义上，取决于正访问的数据地址。

通常，用于高速缓存的数据被保持在用诸如存储器地址或计算系统中的硬件资源地址的地址标识的资源处。对这些资源地址的访问可遵循某些固定模式(诸如，对顺序存储器块的访问或对2D数据结构的交叉访问(strided access))，并且因此可小心地确保代表相关(例如，顺序或交叉的)资源地址的数据被很好地分布于高速缓存存储器，以避免病态访问情况。只被映射到几个高速缓存集合的充分长的地址序列是病态访问情况的示例，从而导致冲突缺失率高，这是因为反复访问相同几个高速缓存集合会导致要进行大量高速缓存线替换。即使强制或容量缺失率可能低，这些差分布特性也严重影响高速缓存存储器的性能。虽然实现较高高速缓存相联可使冲突缺失减少，但它得到功率和面积成本。