[发明专利]逻辑器件、生成地址的方法、集成电路制造系统和介质

权利要求书

1.一种用二进制存储器地址生成高速缓存地址的高速缓存逻辑器件，所述二进制存储器地址包括第一预定长度的第一二进制序列和第二预定长度的第二二进制序列，所述高速缓存逻辑器件包括：

多个取代单元，所述多个取代单元中的每一个被配置成接收所述第一二进制序列的位的相应分配，并且用以下对应取代位串来替换其分配的位：该对应取代位串根据接收到的位的分配被选择，并且该对应取代位串的位的数量大于或等于所接收到的位的分配中的位的数量；

映射单元，其被配置成组合所述多个取代单元输出的取代位串，以形成所述第二预定长度的一个或更多个二进制串；以及

组合逻辑器件，其被布置成通过可逆运算将所述一个或更多个二进制串与所述第二二进制序列组合，以形成用作高速缓存存储器中的高速缓存地址的至少部分的二进制输出串。

2.根据权利要求1所述的高速缓存逻辑器件，其中，所述多个取代单元中的每一个包括查找表，所述查找表定义所述取代位串和各自对应的二进制输入，用于所述取代单元的位的相应分配被用作其查找表中的查找。

3.根据权利要求1所述的高速缓存逻辑器件，其中，用可能取代位串的集合来预先计算在各取代单元处存储的所述取代位串，以使所述取代单元的可能二进制输入的集合和相应的取代位串之间的相关性最小。

4.根据权利要求3所述的高速缓存逻辑器件，其中，用所述可能取代位串的集合来预先计算在每个取代单元处存储的所述取代位串，以进一步使所述取代单元的所述可能二进制输入的集合和相应的取代位串的线性组合之间的相关性最小。

5.根据权利要求1所述的高速缓存逻辑器件，其中，所述多个取代单元包括具有相同位宽度的一个以上取代单元，所述一个以上取代单元具有相同的位宽度，所述一个以上取代单元中的每一个具有取代位串的不同集合。

6.根据权利要求5所述的高速缓存逻辑器件，其中，在具有相同位宽度的取代单元处的取代位串的集合共享每个集合中的相同次序的取代位串，通过将所述取代位串相对于所述多个取代单元的可能二进制输入旋转，使取代位串的每个集合与其它集合相关。

7.根据权利要求1所述的高速缓存逻辑器件，其中，所述多个取代单元中的一个或更多个接收比其取代位串中的每个中存在的位的数量少的输入位，所述多个取代单元被配置成将其空输入的值固定在某个预定位值或者根据某个预定方案将其空输入解释为具有位值。

8.根据上述权利要求中的任一项所述的高速缓存逻辑器件，其中，所述映射单元包括物理连接的集合，所述物理连接的集合定义所述多个取代单元的输出位与所述第二预定长度的所述一个或更多个二进制串的位之间的映射。

9.根据权利要求1所述的高速缓存逻辑器件，其中，所述组合逻辑器件包括位减少逻辑器件和输出逻辑器件，所述位减少逻辑器件被配置成将所述一个或更多个二进制串减少为所述第二预定长度的中间二进制串，并且所述输出逻辑器件被配置成通过逐位可逆运算将所述中间二进制串与所述第二二进制序列组合以形成所述二进制输出串。

10.根据权利要求1所述的高速缓存逻辑器件，其中，所述第一二进制序列是所述二进制存储器地址的最高有效位的预定序列。

11.根据权利要求10所述的高速缓存逻辑器件，其中，所述第二二进制序列是所述二进制存储器地址的较低有效位的预定序列。

12.根据权利要求1所述的高速缓存逻辑器件，其中，在所述组合逻辑器件处执行的可逆运算包括一个或更多个逐位异或运算。