[发明专利]非易失性储存装置的数据映射

摘要

提供了感测技术和关联的电路系统以用于存储设备。该技术适合于涉及偶数编号的位线或者奇数编号的位线的感测操作。在一种方案中，利用双数据总线修改感测电路中高速缓存与感测放大器之间的映射。一条总线用于同层传递，而另一条总线用于跨层传递。每个层包括一组感测放大器和对应的一组高速缓存。该方案不需要修改连接到感测电路系统的输入/输出路径。

主权项

一种电路，包括：多个感测放大器(SA0、SA2、SA4、SA6、SA8、SA10)和多个高速缓存(C0、C2、C4、C6、C8、C10)，每个感测放大器一个高速缓存，其中每个感测放大器通过相应的位线连接到字线(WLL0‑WLL31)中相应的存储单元(MC1、MC2)，所述相应的位线包括第一组隔一位线(BL0‑1)和第二组隔一位线(BL0‑2)，并且所述多个感测放大器和所述多个高速缓存布置于多个层对(C0和C8、C2和C10、C4和C12、以及C6和C14)中，每个层对包括：第一层(CT0)和第二层(CT8)；所述第一层包括N个感测放大器，其包括与所述第一组隔一位线关联的N/2个感测放大器(CT0中的SA(0)、SA(2)、SA(4)、SA(6)、SA(8)、SA(10)、SA(12)、SA(14))和与所述第二组隔一位线关联的N/2个感测放大器(CT0中的SA(1)、SA(3)、SA(5)、SA(7)、SA(9)、SA(11)、SA(13)和SA(15))；所述第一层还包括N个高速缓存，其包括第一组N/2个高速缓存(CT0中的cache(0)‑cache(7))和第二组N/2个高速缓存(CT0中的cache(8)‑cache(15))；所述第二层包括N个感测放大器，其包括与所述第一组隔一位线关联的N/2个感测放大器(CT8中的SA(0)、SA(2)、SA(4)、SA(6)、SA(8)、SA(10)、SA(12)、SA(14))和与所述第二组隔一位线关联的N/2个感测放大器(CT8中的SA(1)、SA(3)、SA(5)、SA(7)、SA(9)、SA(11)、SA(13)以及SA(15))；并且所述第二层还包括N个高速缓存，其包括第一组N/2个高速缓存(CT8中的cache(0)‑cache(7))和第二组N/2个高速缓存(CT8中的cache(8)‑cache(15))；其中，每个层对包括能够在第一模式中和第二模式中配置的可切换路径(B0b、B0a、J4、J5、B8b、B8a)，其中，在所述第一模式中，与所述第一组隔一位线关联的所述第二层的N/2个感测放大器连接到所述第一层的第一组N/2个高速缓存，并且与所述第一组隔一位线关联的所述第一层的N/2个感测放大器连接到所述第一层的第二组N/2个高速缓存，并且，在所述第二模式中，与所述第二组隔一位线关联的所述第二层的N/2个感测放大器连接到所述第二层的第二组N/2个高速缓存，并且与所述第二组隔一位线关联的所述第一层的N/2个感测放大器连接到所述第二层的第一组N/2个高速缓存。