[发明专利]一种基于FPGA的同步分段延时链的DPWM模块

摘要

本发明公开了一种基于FPGA的同步分段延时链的DPWM模块，其特征是包括：基于计数器的时钟控制模块、基于锁相环的粗延时模块、基于加法器链的细延时模块、与门和RS锁存器。本发明能提高脉宽调制器的时间分辨率和占空比线性度和稳定性，增强脉宽调制器的鲁棒性，从而缩小DC‑DC转换器的纹波和稳定时间，抑制并减弱调制过程出现的过冲和振铃。

主权项

1.一种基于FPGA的同步分段延时链的DPWM模块，其特征是包括：基于计数器的时钟控制模块、基于锁相环的粗延时模块、基于加法器链的细延时模块、与门和RS锁存器；所述基于锁相环的粗延时模块接收外部的时钟信号CLK并进行倍频和相移处理，得到相移时钟信号clk_0、clk_90、clk_180、clk_270后；将相移时钟信号clk_0作为所述DPWM模块的同步时钟并分别传递给所述基于计数器的时钟控制模块和基于加法器链的细延时模块；所述基于锁相环的粗延时模块根据所接收的外部数据流信号D[n:0]中的部分数据流信号D[m+2:m+1]对所述相移时钟信号clk_0、clk_90、clk_180、clk_270进行粗延时选择，得到粗延时信号cd_delay并发送给所述基于加法器链的细延时模块，m

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