[发明专利]非易失性存储设备及其操作方法有效
| 申请号： | 201610645104.7 | 申请日： | 2016-08-09 |
| 公开（公告）号： | CN106653073B | 公开（公告）日： | 2022-05-24 |
| 发明（设计）人： | 李知尚;朴商秀;沈烔教 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | G11C7/10 | 分类号： | G11C7/10;G11C7/18 |
| 代理公司： | 北京市柳沈律师事务所 11105 | 代理人： | 钱大勇;张婧 |
| 地址： | 韩国*** | 国省代码： | 暂无信息 |
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| 摘要： | 一种具有存储单元阵列和页缓冲器电路的非易失性存储设备，所述存储单元阵列包括耦合至第一字线至第M字线和第一位线至第N位线的多个存储单元(M2，N2)，所述页缓冲器电路包括分别耦合至第一位线至第N位线、并分别生成第一输出数据至第N输出数据的第一页缓冲器至第N页缓冲器。第K页缓冲器包括第一锁存器至第L锁存器，所述第一锁存器至第L锁存器在读电压被施加到第P字线之后，通过在不同的采样定时处对通过第K位线进行放电的第K输出线的电压进行采样，来生成读数据(K≤N，L1，P≤M)。如果第一锁存器的读数据中的误差可校正，则第K页缓冲器输出第一输出数据。 | ||
| 搜索关键词： | 非易失性 存储 设备 及其 操作方法 | ||
【主权项】：
一种非易失性存储设备，包括：存储单元阵列，其包括耦合至第一字线至第M字线和第一位线至第N位线的多个存储单元，其中M和N是大于2的整数；以及页缓冲器电路，其包括分别耦合至所述第一位线至第N位线的第一页缓冲器至第N页缓冲器，其中所述第一页缓冲器至第N页缓冲器分别生成第一输出数据至第N输出数据，其中所述第一页缓冲器至第N页缓冲器的第K页缓冲器包括第一锁存器至第L锁存器，所述第一锁存器至第L锁存器在读电压被施加到所述第一字线至第M字线的第P字线之后，通过在不同的采样定时处对通过第K位线被放电的第K输出线的电压进行采样，来生成读数据，其中K是小于或等于N的自然数，L是大于1的自然数，P是小于或等于M的自然数，以及其中所述第K页缓冲器基于所述第一锁存器的读数据中的误差是否可校正，来输出所述第一输出数据。
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