[发明专利]用于选择读取时钟信号的存储器控制器

摘要

本发明涉及用于选择读取时钟信号的存储器控制器，包含时钟延迟发生器、一组触发器和控制电路，并且与处理器和存储器连接。时钟延迟发生器接收来自处理器的时钟信号，使时钟信号延迟一组延迟时间间隔，并且生成一组延迟的时钟信号。触发器接收来自存储器的测试图案和读取数据，基于延迟的时钟信号来采样测试图案和读取数据，并且生成一组采样的测试图案和一组采样的读取数据。控制电路识别出与测试图案相等的所采样的测试图案并且将相应的延迟的时钟信号识别为读取时钟信号，并且输出与(延迟的)读取时钟信号对应的所采样的读取数据。

主权项

一种用于处理读取事务请求的存储器控制器，其中所述存储器控制器与处理器连接以接收所述读取事务请求和时钟信号，并且与存储器连接以接收对应于所述读取事务请求的读取数据，所述存储器控制器包含：与所述处理器连接的时钟延迟发生器，其中所述时钟延迟发生器接收所述时钟信号并且使用一组延迟时间间隔来生成一组延迟的时钟信号；接收测试图案的一组触发器，其中所述一组触发器与所述时钟延迟发生器和所述存储器连接以分别接收所述一组延迟的时钟信号和所述读取数据，并且其中所述一组触发器使用所述一组延迟的时钟信号中的每个延迟的时钟信号来采样所述测试图案和所述读取数据，并且生成与所述一组延迟的时钟信号对应的一组采样的测试图案以及与所述一组延迟的时钟信号对应的一组采样的读取数据；以及控制电路，所述控制电路与所述一组触发器连接以接收所述一组采样的测试图案和所述一组采样的读取数据并且与所述时钟延迟发生器连接以接收所述一组延迟的时钟信号，其中所述控制电路将所述一组采样的测试图案中的每个采样的测试图案与所述测试图案进行比较，基于所述测试图案与所述一组采样的测试图案的比较选择所述一组延迟的时钟信号中的一个延迟的时钟信号作为读取时钟信号，并且将所述一组采样的读取数据中与所述读取时钟信号对应的所述采样的读取数据输出到所述处理器，其中当相应的采样的测试图案与所述测试图案相等时，所述控制电路选择所述延迟的时钟信号中的所述一个延迟的时钟信号作为所述读取时钟信号。