[发明专利]用于选择读取时钟信号的存储器控制器

说明书

本发明涉及用于选择读取时钟信号的存储器控制器，包含时钟延迟发生器、一组触发器和控制电路，并且与处理器和存储器连接。时钟延迟发生器接收来自处理器的时钟信号，使时钟信号延迟一组延迟时间间隔，并且生成一组延迟的时钟信号。触发器接收来自存储器的测试图案和读取数据，基于延迟的时钟信号来采样测试图案和读取数据，并且生成一组采样的测试图案和一组采样的读取数据。控制电路识别出与测试图案相等的所采样的测试图案并且将相应的延迟的时钟信号识别为读取时钟信号，并且输出与(延迟的)读取时钟信号对应的所采样的读取数据。

技术领域

本发明一般涉及集成电路(IC)，并且更具体地涉及存储器控制器。

背景技术

许多IC都包含处理器、存储器控制器和存储器。处理器生成时钟信号和数据。然后，在写入事务期间，处理器借助于存储器控制器将数据存储于存储器内。在读取事务期间，处理器借助于存储器控制器从存储器中读取数据。

半导体技术的改进已经引起了处理器的处理速度(即，高频时钟信号到处理器的速度)的增加。常规的存储器控制器按照基于时钟信号的上升沿和下降沿的至少之一的采样率来采样数据。但是，在读取事务期间，当存储器控制器接收数据时，数据在一段时间内是不稳定的，这段时间被称为数据偏斜时间间隔。在经过了数据偏斜时间之后，存储器控制器接收数据，该数据现在应当是稳定的且不具有任何错误。

当数据稳定时，存储器控制器在它能够精确地采样数据之前等待经过设置的时间间隔。预定的时间间隔等于数据偏斜时间与所设置的时间之和。如果存储器控制器在经过了预定的时间间隔之前对所读取的数据进行采样，则数据可能不会包含错误。因此，在读取事务期间的数据采样率取决于时钟信号的频率以及预定的时间间隔。

采样周期的时间段等于时钟周期的时间段与预定的时间间隔之和。采样率等于采样周期的时间段的倒数。采样周期的时间段大于时钟周期的时间段。因此，采样率小于时钟信号的频率，即，存储器控制器按照比处理器操作的速率慢的速率来读取数据。因而，延迟被引入处理器的操作中。

在用于避免上述问题的一种已知技术中，存储器控制器包含用于分别生成第一频率的第一读取时钟信号以及至少一个数据训练包(training packet)的时钟发生器和控制电路，其中第一频率大于由处理器生成的时钟信号的频率。存储器控制器生成数据训练包以确定数据偏斜时间间隔，并且将训练包存储于存储器内。当处理器生成读取事务时，存储器控制器接收训练包并使用第一读取时钟信号来采样训练包。存储器控制器检测训练包的最早和最晚转换。因而，存储器控制器基于该最早和最晚转换来确定所采样的数据不准确期间的时间间隔，即，存储器控制器确定数据偏斜时间间隔。存储器控制器基于数据偏斜时间间隔以第二频率生成第二读取时钟信号。第二读取时钟信号的时间段大于或等于数据偏斜时间间隔。然后，存储器控制器使用第二读取时钟信号来采样训练包并且生成所采样的训练包。存储器控制器通过将训练包与已采样的训练包进行比较来检查该训练包是否已经被精确地采样。如果训练包已经被精确地采样，则存储器控制器知道它能够使用第二读取时钟信号从存储器中采样读取数据。但是，如果训练包还没有被精确地采样，则存储器控制器重新确定数据偏斜时间间隔。这个过程被重复直到所使用的读取时钟信号能够精确地采样训练包。由于读取时钟信号的时间段仅基于数据偏斜时间间隔，而不基于时钟信号的时间段与数据偏斜时间之和，因而该存储器控制器采样读取数据的速率大于常规的存储器控制器采样读取数据的速率。但是，存储器控制器可能需要多次反复来确定合适的读取时钟信号。因而，存储器控制器在读取事务的执行中引入了延迟，并且因此在处理器的操作中也引入了延迟。而且，时钟发生器增加了存储器控制器的复杂度和功耗。

具有以下特性的存储器控制器将是有利的：生成读取时钟信号来采样存储于存储器内的数据，在不导致存储器控制器的复杂度显著增加的情况下确保数据被高频率地精确采样，并且不增加存储器控制器的功耗。

附图说明

下面关于本发明的优选实施例的详细描述在结合附图来阅读时将会更好理解。本发明借助于示例来说明，但并不限定于附图，在附图中相同的附图标记指示相似的要素。