[发明专利]一种片上低延迟存储器的实现机制

摘要

本发明公开了一种片上低延迟存储器的实现机制，该实现机制涉及到的片上低延迟存储器包括一级SRAM、二级SRAM；二级SRAM的物理空间内同时设置有TCM存储器和二级CACHE；TCM存储器的容量可伸缩；TCM存储器空间以存储器物理地址进行索引；TCM存储器的地址空间以内存最小页面为单位进行管理；TCM存储器各个页面的起始地址由对应的二级SRAM的TAG标记表示；TCM存储器和二级CACHE共用一套数据通路；TCM存储器可以被多个共享二级CACHE的处理器核心共享；TCM存储器的访问延迟与二级CACHE相同；TCM的数据可以选择进入一级CACHE进行缓存。本发明能有效提升实时处理器的实时性，缩短访问延迟周期；扩展性较好；采用独特的页面管理的方式，具有较强的实用性。

主权项

一种片上低延迟存储器的实现机制，其特征在于：所述实现机制涉及到的片上低延迟存储器包括一级SRAM、二级SRAM；所述二级SRAM的物理空间内同时设置有TCM存储器和二级CACHE，TCM存储器和二级CACHE的容量均占用二级SRAM的总容量；所述TCM存储器的容量可伸缩，其容量空间与普通的DRAM空间一样接受处理器MMU部件的分配管理；所述TCM存储器容量空间的实时分配由处理器MMU部件根据数据或者代码使用情况动态决定；所述TCM存储器的最大分配容量为二级SRAM总容量的一半；所述TCM存储器空间以存储器物理地址进行索引；所述TCM存储器的地址空间以内存最小页面为单位进行管理；所述TCM存储器各个页面的起始地址由对应的二级SRAM的TAG标记表示；所述二级SRAM的TCM存储器页面与片上存储器的页面是一一对应的，这种映射关系由编译器根据需要以页面为单位进行动态调整；所述TCM存储器和二级CACHE共用一套数据通路；所述TCM存储器可被多个共享二级CACHE的处理器核心共享；所述TCM存储器的访问延迟与二级CACHE相同；所述TCM的数据可以选择进入一级CACHE进行缓存；所述一级CACHE存在于一级SRAM的物理空间内；所述一级CACHE分为指令CACHE、数据CACHE；所述TCM存储器可以由指令CACHE和数据CACHE分时进行访问；所述TCM存储器的初始内容由系统初始化程序预布或者由编译器生成的代码进行控制；所述TCM存储器初始化程序由专门的CACHE操作指令实现；在二级CACHE发生淘汰时，具有TCM属性的CACHE块不参与二级CACHE的淘汰轮换，即淘汰算法只在非TCM属性的CACHE块中选择候选的淘汰路；所述TCM存储器可以由普通的load和store指令进行访问；一种片上低延迟存储器的实现机制，主要工作流程如下：①处理器执行TCM存储器初始化程序，通过Load指令把DRAM存储器页面J的部分内容装入通用寄存器文件；②处理器执行内部状态寄存器写操作指令，把通用寄存器内容写入到二级CACHE对应的的内部状态寄存器；③处理器执行特殊的CACHE操作指令，请求在二级SRAM分配TCM存储器对应的CACHE行，并请求把状态寄存器内容写入到二级SRAM的指定位置；④二级SRAM把TCM存储器页面K的部分数据的原标记和原数据读出，若为脏页则回写到片外主存；⑤二级SRAM的TAG阵列被修改为DRAM存储器页面J的物理地址高位部分，并从状态寄存器获取新数据，写入到TCM页面J对应的位置；处理器在完成TCM存储器页面J在二级SRAM的初始化后，当处理器执行对页面J的访问时，若一级CACHE不命中，则访问二级SRAM；命中二级SRAM的TCM存储器后，根据命中的路选择读出的数据。