[发明专利]用于非易失性存储器器件的行解码器以及相关方法有效
| 申请号： | 201610354131.9 | 申请日： | 2016-05-25 |
| 公开（公告）号： | CN106887250B | 公开（公告）日： | 2019-09-20 |
| 发明（设计）人： | M·帕索蒂;V·拉纳 | 申请（专利权）人： | 意法半导体股份有限公司;意法半导体国际有限公司 |
| 主分类号： | G11C13/00 | 分类号： | G11C13/00 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华;吕世磊 |
| 地址： | 意大利阿格*** | 国省代码： | 意大利;IT |
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| 摘要： | 本公开涉及用于非易失性存储器器件的行解码器以及相关方法。一种集成电路，包括相变存储器(PCM)单元的阵列、耦合至PCM单元的阵列的多个字线以及耦合至多个字线的行解码器电路。行解码器电路包括第一低压逻辑门和耦合至第一低压逻辑门的第一高压电平移位器。行解码器电路还包括第二低压逻辑门、耦合至第二低压逻辑门的第二高压电平移位器以及耦合至第二低压逻辑门的第一低压逻辑电路。另外，行解码器电路包括耦合至第二低压逻辑门的第二低压逻辑电路以及具有耦合至第一和第二低压逻辑门的输出的输入和耦合至所选择的字线的输出的低压字线驱动器。 | ||
| 搜索关键词： | 用于 非易失性存储器 器件 解码器 以及 相关 方法 | ||
【主权项】：
1.一种集成电路，包括：相变存储器PCM单元的阵列；多个字线，耦合至所述PCM单元的阵列；以及行解码器电路，耦合至所述多个字线，所述行解码器电路包括：第一低压逻辑门，第一高压电平移位器，具有耦合至所述第一低压逻辑门的输入的输出，所述高压大于所述低压，第二低压逻辑门，第二高压电平移位器，具有耦合至所述第二低压逻辑门的输入的输出，第一低压逻辑电路，具有耦合至所述第二低压逻辑门的输入的输出，第二低压逻辑电路，具有耦合至所述第二低压逻辑门的输入的输出，以及低压字线驱动器，具有耦合至所述第一低压逻辑门和所述第二低压逻辑门的输出的输入以及耦合至所述多个字线中的所选择的字线的输出。
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