[发明专利]一种神经网络芯片的制备方法有效
| 申请号： | 201610200193.4 | 申请日： | 2016-03-31 |
| 公开（公告）号： | CN105789139B | 公开（公告）日： | 2018-08-28 |
| 发明（设计）人： | 易敬军;陈邦明;王本艳 | 申请（专利权）人： | 上海新储集成电路有限公司 |
| 主分类号： | H01L21/98 | 分类号： | H01L21/98 |
| 代理公司： | 上海申新律师事务所 31272 | 代理人： | 俞涤炯 |
| 地址： | 201500 上海市*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明涉及一种芯片的制备方法，尤其涉及神经网络芯片的制备方法。提供一衬底；在衬底上依次铺设体硅和第一3D非易失性存储阵列，构成第一层存储模块；在第一层存储模块上铺设N‑1层存储模块，N为大于1的整数；其中，第M层存储模块由第M‑1外延层和铺设在第M‑1外延层上的第M 3D非易失性存储阵列组成，M为小于或等于N且大于或等于2的整数。采用堆叠多层存储模块的方式，将对处理速度要求高的神经网络电路，设置于第一层存储模块的体硅中；而对处理速度要求不高的神经网络电路，放在由薄膜晶体管组成的外延层中。这种制备方法制成的神经网络芯片具有更高密度、更大规模和更高集成度。 | ||
| 搜索关键词： | 一种 神经网络 芯片 制备 方法 | ||
【主权项】：
1.一种神经网络芯片的制备方法，其特征在于，包括：提供一衬底；在所述衬底上依次铺设体硅和第一3D非易失性存储阵列，构成第一层存储模块；在所述第一层存储模块上铺设N‑1层存储模块，N为大于1的整数；其中，第M层存储模块由第M‑1外延层和铺设在所述第M‑1外延层上的第M 3D非易失性存储阵列组成，M为小于或等于N且大于或等于2的整数；在所述第M‑1外延层中制备第M‑1外围逻辑电路和/或实现神经网络功能的第M‑1神经网络电路；所述第M‑1神经网络电路用于处理小于预设数据量的神经网络。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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