[发明专利]行译码器及存储器

摘要

一种行译码器及存储器，所述行译码器包括：第一级译码电路以及第二级译码电路，其中：所述第一级译码电路，与所述第二级译码电路耦接，适于将生成的选择信号以及反相选择信号分别输入至所述第二级译码电路；所述第二级译码电路包括第一偏置电压源以及第二偏置电压源，且第一偏置电压源的输出电压值VbiasP满足：0≤|VbiasP|≤1/2×(VCGB‑VNEG)±Vt，所述第二偏置电压源的输出电压值VbiasN满足：Vt≤|VbiasN|≤1/2×(VCGB‑VNEG)±Vt，且VCGB与VbiasP之差以及VCGB与VbiasN之差均小于预设值。采用所述行译码器及存储器，可以减少行译码器的电路面积，降低行译码器的成本。

主权项

1.一种行译码器，其特征在于，包括：第一级译码电路以及第二级译码电路，其中：所述第一级译码电路，与所述第二级译码电路耦接，适于将生成的选择信号以及反相选择信号分别输入至所述第二级译码电路；所述第二级译码电路，包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管以及第四NMOS管，其中：所述第一PMOS管，源极与第二级译码电路的供电电源耦接，栅极与所述第二PMOS管的漏极耦接，漏极与所述第三PMOS管的源极耦接；所述第二PMOS管，源极与第二级译码电路的供电电源耦接，栅极与所述第一PMOS管的漏极耦接，漏极与所述第四PMOS管的源极耦接；所述第三PMOS管，栅极与第一偏置电压源耦接，漏极与所述第一NMOS管的漏接耦接；所述第四PMOS管，栅极与所述第一偏置电压源耦接，漏极与所述第二NMOS管的漏极以及第二级译码电路的字线输出信号端耦接；所述第一NMOS管，栅极与第二偏置电压源耦接，源极与所述第四NMOS管的栅极耦接；所述第二NMOS管，栅极与所述第二偏置电压源耦接，源极与所述第三NMOS管的栅极耦接，漏极与所述第二级译码电路的字线输出信号端耦接；所述第三NMOS管，源极与负电压源耦接，漏极与所述第一NMOS管的源极耦接；所述第四NMOS管，源极与所述负电压源耦接，漏极与所述第二NMOS管的源极耦接；所述第五PMOS管，源极输入地址驱动信号，栅极输入所述反相选择信号，漏极与所述第二PMOS管的漏极以及所述第四PMOS管的源极耦接；所述第六PMOS管，源极输入预设电压值，栅极输入所述选择信号，漏极与所述第五PMOS管的漏极耦接；所述第一偏置电压源的输出电压VbiasP以及所述第二偏置电压源的输出电压VbiasN满足以下条件：0≤|VbiasP|≤1/2×(VCGB-VNEG)±Vt，Vt≤|VbiasN|≤1/2×(VCGB-VNEG)±Vt，且VCGB与VbiasP之差小于预设值，VbiasN与VNEG之差小于所述预设值，VCGB为所述第二级译码电路的供电电源的最大输出电压值，VNEG为负电压源的输出电压值，Vt为上述电路中任意MOS管阈值电压。