[发明专利]用于减少在存储器读存取期间的电力假信号的静态随机存取存储器(SRAM)全局位线电路及其相关方法和系统有效
| 申请号： | 201480062055.3 | 申请日： | 2014-11-25 |
| 公开（公告）号： | CN105765661B | 公开（公告）日： | 2018-08-28 |
| 发明（设计）人： | 乔舒亚·兰斯·帕克特;史蒂芬·爱德华·莱尔斯;贾森·菲利浦·马茨洛夫 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | G11C7/18 | 分类号： | G11C7/18;G11C11/419;G11C7/10 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 11287 | 代理人： | 宋献涛 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明揭示用于减少在读存取期间的假信号的静态随机存取存储器SRAM全局位线电路及其相关方法和系统。SRAM中的全局位线方案可以减少输出负荷，从而减少电力消耗。在某些实施例中，SRAM包含SRAM阵列。所述SRAM包含用于每一SRAM阵列的列的全局位线电路。每一全局位线电路包含存储器存取电路，所述存储器存取电路预充电对应于SRAM阵列中的位单元的局部位线。将从所选择位单元读取的数据从其局部位线读取到聚合的读位线(局部位线的聚合)上。所述SRAM包含将数据从聚合的读位线发送到全局位线上的位线评估电路。基于时钟触发的下降转变将数据发送到所述全局位线上，而不是基于时钟触发的上升转变发送数据。可以采用全局位线方案以减少假信号和电力消耗的增加。 | ||
| 搜索关键词： | 用于 减少 存储器 存取 期间 电力 信号 静态 随机存取存储器 sram 全局 电路 及其 相关 | ||
【主权项】：
1.一种用于多个静态随机存取存储器SRAM位单元的SRAM全局位线电路，其包括：全局位线启用产生电路，所述全局位线启用产生电路经配置以响应于系统时钟的下降转变产生全局位线启用信号；以及耦合至聚合的读位线的位线评估电路，所述聚合的读位线经配置以接收存储在SRAM数据阵列的多个SRAM位单元之中的所选择SRAM位单元中的数据，所述位线评估电路经配置以：在所述聚合的读位线上从所述所选择SRAM位单元接收所述数据；并且响应于所述全局位线启用信号产生全局位线输出信号，所述全局位线输出信号作为含有所述数据的所述SRAM数据阵列的SRAM数据而提供。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于高通股份有限公司，未经高通股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201480062055.3/，转载请声明来源钻瓜专利网。
- 上一篇：倒角加工装置及无切口晶圆的制造方法
- 下一篇：自适应高通后滤波器
