“乔舒亚·兰斯·帕克特”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果4个，建议您升级VIP下载更多相关专利

[发明专利]用于根据数据电压电平缓冲数据的反比电压延迟缓冲器-CN201680054591.8有效
发明人： 乔舒亚·兰斯·帕克特 -专利权人：高通股份有限公司
申请日： 2016-09-09 - 公布日： 2021-07-09 - 主分类号： H03K19/003 文献下载
摘要：本发明揭示用于根据数据电压电平缓冲数据(102)的反比电压延迟缓冲器(100)。在一个方面中，反比电压延迟缓冲器(100)经配置以缓冲数据信号(102)达与所述数据信号的电压电平成反比的时间量。所述反比电压延迟缓冲器包含反相电路(104)及通路电路(106)。所述反相电路经配置以生成控制信号(108)，所述控制信号为与所述数据信号相反的逻辑。明显地，所述控制信号以与所述数据信号的所述电压电平成比例的速率跃迁。所述通路电路(106)经配置以在所述数据信号及所述控制信号具有相同逻辑状态时生成所述数据信号之弱逻辑状态。所述通路电路经配置以在数据输入及所述控制信号具有相反逻辑状态时生成所述数据信号的强逻辑状态。
用于根据数据电压电平缓冲反比延迟缓冲器

[发明专利]用于改善最小工作供电电压的寄存器组电路和方法-CN201580047910.8有效
发明人：法蓝柯斯·伊伯拉辛·艾塔拉;郑志勋;凯斯·艾伦·柏曼;埃米·素提希尔·库尔卡尼;杰森·菲利浦·马尔兹洛夫;乔舒亚·兰斯·帕克特 -专利权人：高通股份有限公司
申请日： 2015-08-04 - 公布日： 2021-06-04 - 主分类号： G11C11/419 文献下载
摘要：根据本发明的一些实例，一种寄存器组电路可包含存储器单元、头端晶体管电路和驱动电路。所述头端晶体管电路可包含与所述存储器单元的PFET串联的一或多个PFET头端，其中使用来自所述驱动电路的脉冲写入信号控制正被写入的行的所述PFET头端的栅极。在本发明的一些实例中，头端晶体管电路可包含NFET下拉和箝位NFET，所述NFET下拉插入在虚拟vdd与接地之间以使虚拟vdd节点放电，从而在写入操作期间减小争用，所述箝位NFET与所述PFET头端并联以将所述虚拟vdd节点箝位到略微地低于所述存储器单元中的上拉PFET的阈值电压，以确保所述上拉PFET几乎不关断并防止所述虚拟vdd节点始终放电到接地。
用于改善最小工作供电电压寄存器电路方法

[发明专利]自适应动态保持器电路-CN201580054010.6有效
发明人： 乔舒亚·兰斯·帕克特;安东尼·达勒·克莱恩;考希克·维斯瓦纳坦 -专利权人：高通股份有限公司
申请日： 2015-09-03 - 公布日： 2020-09-22 - 主分类号： H03K19/003 文献下载
摘要：本文中所揭示的各方面描述一种保持器电路，所述保持器电路适应于在用于制造动态电路(105)的制备工艺中的变化。电路元件的不同特性可引起保持器电路(110)以不期望的方式来表现。在一个实例中，所述动态电路的逻辑状态可由于在下拉或放电路径(230)中的强(即，泄漏)NMOS晶体管(235)而错误地改变。然而，自适应保持器电路(110)被设计成防止此不期望的行为，不管在所述动态电路中的所述电路元件的所述特性中的任何改变。所述自适应保持器电路(110)匹配所述下拉路径(230)的所述行为，并且防止所述下拉路径错误地改变由所述动态电路(105)存储的所述逻辑状态(207)。
自适应动态保持电路

[发明专利]用于减少在存储器读存取期间的电力假信号的静态随机存取存储器(SRAM)全局位线电路及其相关方法和系统-CN201480062055.3有效
发明人： 乔舒亚·兰斯·帕克特;史蒂芬·爱德华·莱尔斯;贾森·菲利浦·马茨洛夫 -专利权人：高通股份有限公司
申请日： 2014-11-25 - 公布日： 2018-08-28 - 主分类号： G11C7/18 文献下载
摘要：本发明揭示用于减少在读存取期间的假信号的静态随机存取存储器SRAM全局位线电路及其相关方法和系统。SRAM中的全局位线方案可以减少输出负荷，从而减少电力消耗。在某些实施例中，SRAM包含SRAM阵列。所述SRAM包含用于每一SRAM阵列的列的全局位线电路。每一全局位线电路包含存储器存取电路，所述存储器存取电路预充电对应于SRAM阵列中的位单元的局部位线。将从所选择位单元读取的数据从其局部位线读取到聚合的读位线(局部位线的聚合)上。所述SRAM包含将数据从聚合的读位线发送到全局位线上的位线评估电路。基于时钟触发的下降转变将数据发送到所述全局位线上，而不是基于时钟触发的上升转变发送数据。可以采用全局位线方案以减少假信号和电力消耗的增加。
用于减少存储器存取期间电力信号静态随机存取存储器 sram 全局电路及其相关