[发明专利]具有抗静电放电能力的功率半导体器件及制造方法

摘要

本发明申请是201210559280.0的分案申请，公开了一种具有抗静电放电能力的功率半导体器件的制造方法，包括如下步骤：提供有第一端、第二端和第三端的功率半导体器件，功率半导体器件由元胞阵列排布形成；所述三个端口中的任意一端口或多个端口分别连接一电阻，形成具有抗静电放电能力的功率半导体器件。本发明还提供一种具有抗静电放电能力的功率半导体器件。本发明通过功率半导体器件的三个端口中的任一端口或多个端口串联的电阻作为一种ESD防护组件来提升ESD能力，且串联电阻的大小通过对被保护器件版图结构稍作调整就能适应多种等级ESD需求，设计灵活度大。

主权项

一种具有抗静电放电能力的功率半导体器件的制造方法，包括如下步骤：提供有第一端口、第二端口和第三端口的功率半导体器件，所述功率半导体器件由元胞阵列排布形成；所述第一端口、第二端口和第三端口中的任意一端口或多个端口分别连接一电阻，形成具有抗静电放电能力的功率半导体器件；所述功率半导体器件为MOSFET、IGBT、双极型晶体管中的任意一种或由MOSFET、IGBT和双极型晶体管衍生出来的功率半导体器件；其中，所述功率半导体器件为MOSFET时，所述MOSFET的第一端口、第二端口和第三端口分别对应栅极端、源极端和漏极端；所述功率半导体器件为IGBT时，所述IGBT的第一端口、第二端口和第三端口分别对应栅极端、发射极端和集电极端；所述功率半导体器件为双极型晶体管时，所述双极型晶体管的第一端口、第二端口和第三端口分别对应基极端、发射极端和集电极端；其中，所述元胞形成的步骤如下：提供一外延层；在所述外延层中形成一第二型轻掺杂区；在所述外延层上由下至上依次形成栅介质层和第一多晶硅条；刻蚀所述第一多晶硅条和栅介质层，暴露出所述第二型轻掺杂区；在所述第二型轻掺杂区中形成一第一型重掺杂区和第二型重掺杂区；在所述第一型重掺杂区和第二型重掺杂区上形成一重掺杂区短接孔；以及在所述第一型重掺杂区上设第二端口，在所述重掺杂区短接孔上形成源极或发射极，所述第一型重掺杂区和重掺杂区短接孔在所述第二型轻掺杂区中所包围的区域为第二端口连接的电阻。