[发明专利]一种基于FPGA双口RAM实现的高速数据速率匹配方法

摘要

本发明提供一种基于FPGA双口RAM实现的高速数据速率匹配方法，双口RAM具备两套独立的数据、地址、控制总线，可分别独立的对双口RAM资源进行读写操作，所以在匹配速率的应用中，其一个总线端口可专供进行写操作，另一个总线端口可专供进行读取操作，两者对同一块RAM资源的操作可同时进行而互不干涉。采用上述方案，相比于单端口RAM资源来说，可节省大量的读写等待时间。本发明方法再通过双端口RAM资源的深度、数据写入速率、数据读取速率等关系，通过追逐竞技的思想，使得双口RAM在进行读写时转换速率达到最大化，工作效率得以大幅提升。

主权项

一种基于FPGA双口RAM实现的高速数据速率匹配方法，其特征在于，包括以下步骤：步骤1：设置FPGA双口RAM的两路分别独立操作RAM空间的A路总线与B路总线，设置所述A路总线进行数据写操作，设置所述B路总线进行数据读操作；设置所述A路总线数据宽度与所述B路总线数据宽度相同；所述A路总线以速率S1进行数据的不间断写入；设置所述A路总线数据速率S1小于所述B路总线数据速率S2；进入步骤2；步骤2：所述A路总线的地址递增1后进入步骤3，同时，判断所述A路总线的地址是否等于最大寻址深度L，是则所述A路总线的地址归零后返回步骤1，否则返回步骤1；步骤3：判断所述A路总线的地址是否大于等于安全追逐间隔N，是则进入步骤4，否则返回步骤1；步骤4：判断所述B路总线的地址是否已经启动读取操作，是则返回步骤1，否则进入步骤5；步骤5：将所述B路总线的地址归零后进入步骤6；步骤6：设置所述B路总线以速率S2进行数据的不间断读取，进入步骤7；步骤7：所述B路总线的地址递增1，判断所述B路总线的地址是否等于最大寻址深度L，是则进入步骤8；否则返回步骤6；步骤8：判断所述A路总线的地址是否大于等于安全追逐间隔N，是则返回步骤5，否则暂停所述B路总线读取操作，返回步骤3；所述步骤2中的所述最大寻址深度L为FPGA双口RAM在特定容量及特定总线宽度下，确定得到的最大存储深度；所述步骤3中的安全追逐间隔N的公式为：来确定，其中N表示为除法结果向上取整。