[发明专利]一种基于FPGA双口RAM实现的高速数据速率匹配方法

说明书

技术领域

本发明属于数字信号处理技术领域，尤其涉及的是一种基于FPGA双口RAM实现的高速数据速率匹配方法。

背景技术

目前在高速采样系统的应用情况中，FPGA作为高速采样数据处理的中心，承载着很重要的工作任务。在很多多数据速率处理情况下，由于采样速率与存储速率、传输速率不匹配，采样数据宽度与存储数据宽度、传输数据位宽不匹配，使得数据处理分析的各个流程不能很好地协调工作。所以，在FPGA中对不同速率数据的匹配设计是使各个数据处理环节协调工作的关键环节。通常通过单个FPGA片载RAM进行数据间断式的等待存储和读取的方式存在等待时间长、处理速率慢等缺点，而通过多个FPGA片载RAM进行数据轮循存储和读取的方式存在FPGA资源开销大、时序逻辑复杂、速率并未大幅提高等缺点。本设计采用FPGA双口RAM进行高速数据速率匹配设计，通过不同速率输入输出追逐存储和读取的思路，使得数据转换处理效率最大化，资源占用率小，数据处理速率大幅提高。该速率匹配设计方法可应用于FPGA中存储缓冲转换、数据接口传输、数据转换外传等多种情况。

通常情况下，可以通过单个FPGA片载RAM进行数据速率的匹配设计，但FPGA片载RAM通常为单端口资源，及该RAM的数据总线既当输入总线使用，又当输出总线使用，同一时间只能存在一种工作模式，当进行写入时就无法进行读取操作，当进行读取时就不能进行写入操作。因此，使用该RAM资源进行数据速率匹配设计时，读写存在很大的等待时间周期，必须以间断式等待工作的方式进行存储和读取工作流程，数据速率转换较慢。

也可以通过多个FPGA片载RAM进行数据轮循存储和读取的方式来匹配数据速率，同样的，对于多个RAM中的一个，只有其进行完写操作之后，读取操作才可以进行。通过不同RAM交替读写的方式在一定程度上可以提高数据速率转换的效率，但该方法由于使用多个RAM资源，存在FPGA资源开销大、时序逻辑复杂等缺点。

因此，现有技术存在缺陷，需要改进。

发明内容

本发明所要解决的技术问题是针对现有技术的不足，提供一种基于FPGA双口RAM实现的高速数据速率匹配方法。

本发明的技术方案如下：

步骤1：设置FPGA双口RAM的两路分别独立操作RAM空间的A路总线与B路总线，所述A路总线以速率S1进行数据的不间断写入；进入步骤2；

步骤2：所述A路总线的地址递增1后进入步骤3，同时，判断所述A路总线的地址是否等于最大寻址深度L，是则所述A路总线的地址归零后返回步骤1，否则返回步骤1；

步骤3：判断所述A路总线的地址是否大于等于安全追逐间隔N，是则进入步骤4，否则返回步骤1；

步骤4：判断所述B路总线的地址是否已经启动读取操作，是则返回步骤1，否则进入步骤5；

步骤5：将所述B路总线的地址归零后进入步骤6；

步骤6：设置所述B路总线以速率S2进行数据的不间断读取，进入步骤7；

步骤7：所述B路总线的地址递增1，判断所述B路总线的地址是否等于最大寻址深度L，是则进入步骤8；否则返回步骤6；

步骤8：判断所述A路总线的地址是否大于等于安全追逐间隔N，是则返回步骤5，否则暂停所述B路总线读取操作，返回步骤3。

所述的高速速率匹配方法，其中，所述步骤1中的设置所述A路总线进行数据写操作，设置所述B路总线进行数据读操作。

所述的高速速率匹配方法，其中，所述步骤1中的设置所述A路总线数据宽度与所述B路总线数据宽度相同。

所述的高速速率匹配方法，其中，所述步骤1中的设置所述A路总线数据速率S1小于所述B路总线数据速率S2。

所述的高速速率匹配方法，其中，所述步骤2中的所述最大寻址深度L为FPGA双口RAM在特定容量及特定总线宽度下，确定得到的最大存储深度。

所述的高速速率匹配方法，其中，所述步骤3中的安全追逐间隔N的公式为：来确定，其中N表示为除法结果向上取整。