[发明专利]一种基于FPGA双口RAM实现的高速数据速率匹配方法有效
| 申请号： | 201410347884.8 | 申请日： | 2014-07-21 |
| 公开（公告）号： | CN104156331B | 公开（公告）日： | 2017-01-11 |
| 发明（设计）人： | 白月胜 | 申请（专利权）人： | 中国电子科技集团公司第四十一研究所 |
| 主分类号： | G06F13/16 | 分类号： | G06F13/16;G06F3/06;G06F12/02 |
| 代理公司： | 北京天奇智新知识产权代理有限公司11340 | 代理人： | 陈永宁 |
| 地址： | 266555 山东省*** | 国省代码： | 山东;37 |
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| 摘要： | |||
| 搜索关键词： | 一种 基于 fpga 双口 ram 实现 高速 数据 速率 匹配 方法 | ||
1.一种基于FPGA双口RAM实现的高速数据速率匹配方法，其特征在于，包括以下步骤：
步骤1：设置FPGA双口RAM的两路分别独立操作RAM空间的A路总线与B路总线，所述A路总线以速率S1进行数据的不间断写入；进入步骤2；
步骤2：所述A路总线的地址递增1后进入步骤3，同时，判断所述A路总线的地址是否等于最大寻址深度L，是则所述A路总线的地址归零后返回步骤1，否则返回步骤1；
步骤3：判断所述A路总线的地址是否大于等于安全追逐间隔N，是则进入步骤4，否则返回步骤1；
步骤4：判断所述B路总线的地址是否已经启动读取操作，是则返回步骤1，否则进入步骤5；
步骤5：将所述B路总线的地址归零后进入步骤6；
步骤6：设置所述B路总线以速率S2进行数据的不间断读取，进入步骤7；
步骤7：所述B路总线的地址递增1，判断所述B路总线的地址是否等于最大寻址深度L，是则进入步骤8；否则返回步骤6；
步骤8：判断所述A路总线的地址是否大于等于安全追逐间隔N，是则返回步骤5，否则暂停所述B路总线读取操作，返回步骤3。
2.如权利要求1所述的高速速率匹配方法，其特征在于，所述步骤1中的设置所述A路总线进行数据写操作，设置所述B路总线进行数据读操作。
3.如权利要求2所述的高速速率匹配方法，其特征在于，所述步骤1中的设置所述A路总线数据宽度与所述B路总线数据宽度相同。
4.如权利要求3所述的高速速率匹配方法，其特征在于，所述步骤1中的设置所述A路总线数据速率S1小于所述B路总线数据速率S2。
5.如权利要求4所述的高速速率匹配方法，其特征在于，所述步骤2中的所述最大寻址深度L为FPGA双口RAM在特定容量及特定总线宽度下，确定得到的最大存储深度。
6.如权利要求5所述的高速速率匹配方法，其特征在于，所述步骤3中的安全追逐间隔N的公式为：来确定，其中N表示为除法结果向上取整。
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