[发明专利]带有匹配地址控制的多端口存储器有效
| 申请号： | 201410016447.8 | 申请日： | 2014-01-14 |
| 公开（公告）号： | CN103928049B | 公开（公告）日： | 2018-07-03 |
| 发明（设计）人： | 佩里·H·派莱伊 | 申请（专利权）人： | 恩智浦美国有限公司 |
| 主分类号： | G11C11/413 | 分类号： | G11C11/413 |
| 代理公司： | 中原信达知识产权代理有限责任公司 11219 | 代理人： | 李佳;穆德骏 |
| 地址： | 美国得*** | 国省代码： | 美国;US |
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| 摘要： | 公开了一种带有匹配地址控制的多端口存储器。在多端口SRAM中，第一位单元耦合于第一和第二字线以及第一和第二位线对。第二位单元耦合于所述第一和第二字线以及第三和第四位线对。第一数据线对通过第一开关逻辑耦合于所述第一位线对以及通过第二开关逻辑耦合于所述第三位线对，以及第二数据线对通过第三开关逻辑耦合于所述第二位线对以及通过第四开关逻辑耦合于所述第四位线对。如果第一和第二访问地址的至少一部分之间存在匹配，所述第三开关逻辑和第四开关逻辑的状态被设置为使得所述第二位线对和所述第四位线对保持从所述第二读/写数据线对解除耦合。 | ||
| 搜索关键词： | 位线 开关逻辑 耦合 多端口存储器 匹配地址 位单元 字线 多端口SRAM 第一开关 第一数据 访问地址 解除耦合 逻辑耦合 数据线 写数据 匹配 | ||
【主权项】：
1.一种多端口静态随机存取存储器SRAM，包括：多个字线中的第一字线和第二字线；多个位线对中的第一位线对、第二位线对、第三位线对以及第四位线对；耦合于所述多个字线和所述多个位线对的位单元阵列，其中所述位单元阵列包括：第一位单元，所述第一位单元具有第一存储锁存器并且耦合于所述第一字线和所述第一位线对，以访问第一存储锁存器，以及耦合于所述第二字线和所述第二位线对，以访问所述第一存储锁存器；以及第二位单元，所述第二位单元具有第二存储锁存器并且耦合于所述第一字线和所述第三位线对，以访问第二存储锁存器，以及耦合于所述第二字线和所述第四位线对，以访问所述第二存储锁存器；以及用于访问所述位单元阵列的第一组多个读/写数据线对中的第一读/写数据线对、以及用于访问所述位单元阵列的第二组多个读/写数据线对中的第二读/写数据线对，其中：所述第一读/写数据线对经由第一开关逻辑耦合于所述第一位线对，以及经由第二开关逻辑耦合于所述第三位线对；以及所述第二读/写数据线对经由第三开关逻辑耦合于所述第二位线对，以及经由第四开关逻辑耦合于所述第四位线对；以及匹配检测器，所述匹配检测器基于第一访问地址的至少一部分是否与第二访问地址的至少一部分相匹配，来提供匹配指示，以及响应于所述匹配指示指出了匹配，所述第三开关逻辑和第四开关逻辑的状态被设置为使得所述第二位线对和所述第四位线对保持从所述第二读/写数据线对解除耦合。
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