[发明专利]带有匹配地址控制的多端口存储器

说明书

公开了一种带有匹配地址控制的多端口存储器。在多端口SRAM中，第一位单元耦合于第一和第二字线以及第一和第二位线对。第二位单元耦合于所述第一和第二字线以及第三和第四位线对。第一数据线对通过第一开关逻辑耦合于所述第一位线对以及通过第二开关逻辑耦合于所述第三位线对，以及第二数据线对通过第三开关逻辑耦合于所述第二位线对以及通过第四开关逻辑耦合于所述第四位线对。如果第一和第二访问地址的至少一部分之间存在匹配，所述第三开关逻辑和第四开关逻辑的状态被设置为使得所述第二位线对和所述第四位线对保持从所述第二读/写数据线对解除耦合。

技术领域

本发明通常涉及半导体装置，更具体的说涉及带有匹配地址控制的多端口半导体存储器装置。

背景技术

随着半导体技术的最新进展，允许高速读/写操作的更小尺寸和更大容量的存储器已经开发。此外，所谓的包括了多个输入端口和输出端口的多端口存储器已被用于不同地址的读/写数据。

通过给存储器单元的存储元件提供对一个以上资源的访问，多端口存储器，例如在多核处理器或处理器和总线之间的接口的情况下，已较为常用。多端口存储器的问题之一是如何协调提供对一个以上资源的访问这个方面。这种能力通常是通过使用等待状态和/或仲裁实现的。这可能会导致不希望的不可预测访问时间。

因此，就需要改进了上面讨论的一个或多个问题的多端口存储器。

附图说明

本发明通过举例的方式说明并且没具有被附图所限定，在附图中类似的参考符号表示相同的元素。附图中元素的说明是为了简便以及清晰，不一定按比例绘制。

图1根据实施例，是多端口存储器的方框图；

图2是组合电路、逻辑、以及图1的多端口存储器的一部分的方框图；以及

图3是图1的多端口存储器的存储器单元的电路图。

具体实施方式

一方面，当位单元被两个端口选择的时候，端口的位线对保持从所选择的存储器单元的存储节点及其数据线对解除耦合，而其它端口的位线对耦合于所选择的存储器单元的存储节点及其数据线对。而且，端口的所选择的字线保持禁用，而其它端口的所选择的字线被启用。因此，防止了一个端口的位线对的电容不利地影响对所选择的位单元的访问，而其它端口的位线对提供了所需的访问。此外，与对共同位单元的同时多端口访问相关联的位单元稳定性问题可以避免。访问可以是读或写。一个端口的数据线对耦合于其它端口的数据线对，以确保对所选择的位单元的访问对两个端口都是有效的。结果是，对于这两个端口都可以实现所需的访问，同时避免了在两个位线对耦合于所选择的位单元的存储节点而可能发生的性能下降。通过参照附图和下面的描述可以更好地理解。

图1所显示的是存储器10，该存储器具有阵列12、端口A行解码器14、端口B行解码器16、列电路18、端口A行地址缓冲器20、端口B行地址缓冲器22、匹配检测器24、端口A列地址缓冲器26、以及端口B列地址缓冲器28。端口A行解码器14包括行解码器30和行解码器32。端口B行解码器16包括行解码器34和行解码器36。阵列12包括位单元38、40、42、以及44。