[发明专利]集成电路芯片的时序确定方法和装置

摘要

本发明提供一种集成电路芯片的时序确定方法和装置。该方法包括分别对待设计集成电路芯片所包括的顶层模块和至少两个子模块进行综合、布局、生成时钟网络设计；根据子模块和顶层模块对应的时钟网络提取边界时序模型；若边界时序模型满足第一时序条件，则分别对子模块和顶层模块进行布线设计；根据布线后的子模块和顶层模块提取电参数模型；若电参数模型满足第二时序条件，则拼合子模块和顶层模块并提取晶体管模型；若晶体管模型满足第三时序条件则完成待设计集成电路芯片时序的确定。本发明提供的集成电路芯片的时序确定方法和装置，在集成电路芯片设计的不同阶段，提取不同的时序模型，实现了时序分析的速度和精度的平衡。

主权项

一种集成电路芯片的时序确定方法，其特征在于，包括：确定待设计集成电路芯片所包括的顶层模块和至少两个子模块中包括的门单元以及所述门单元在所述集成电路芯片上的位置，并确定所述门单元之间的逻辑连接关系，所述门单元包括逻辑单元和时序单元；将所述集成电路芯片的时钟信号分布到所述子模块和所述顶层模块中的所述时序单元的时钟端，分别生成所述子模块和所述顶层模块对应的时钟网络，多个时序单元都由同一个时钟信号控制时，通过多级时钟单元将一个时钟信号分发为多个时钟信号以满足时序单元的需求，这些时钟单元、时序单元以及它们之间的时钟路径共同构成时钟网络；根据所述子模块和所述顶层模块对应的时钟网络对所述子模块以及所述顶层模块进行拼合，得到第一拼合芯片，并提取所述第一拼合芯片的边界时序模型；若所述第一拼合芯片的边界时序模型满足设定的第一时序条件，则确定所述子模块中包括的门单元之间的电连接关系以及所述顶层模块中包括的门单元之间的电连接关系；根据所述子模块中包括的门单元之间的电连接关系以及所述顶层模块中包括的门单元之间的电连接关系对所述子模块以及所述顶层模块进行拼合，得到第二拼合芯片，根据第二拼合芯片来提取整体的电参数模型或者根据每个子模块和顶层模块分别提取电参数模型，再拼合成整体的电参数模型；若所述第二拼合芯片的电参数模型满足设定的第二时序条件，则确定所述子模块中的门单元与所述顶层模块中的门单元之间的电连接关系；根据所述子模块中的门单元与所述顶层模块中的门单元之间的电连接关系对所述子模块以及所述顶层模块进行拼合，得到第三拼合芯片，并提取所述第三拼合芯片的晶体管模型；若所述第三拼合芯片的晶体管模型满足设定的第三时序条件，则确定所述第三拼合芯片的时序为所述待设计集成电路芯片的时序。