[发明专利]集成电路芯片的时序确定方法和装置

说明书

技术领域

本发明涉及电力电子技术领域，尤其涉及一种集成电路芯片的时序确定方法和装置。

背景技术

集成电路芯片物理设计就是将以硬件语言（例如Verilog，VHDL）描述的功能模块通过设计映射为版图的过程。图1为传统的物理设计方法的流程图，如图1所示，传统的物理设计方法主要包括综合、布局、生成时钟网络、布线和签核分析五个阶段，对于前四个阶段，在每个阶段完成后，都要检查设计是否满足对应的各项设计规则，如果不满足，则返回前面的阶段重新设计优化，将可能出现的问题放在前面的阶段解决，以减少最后签核分析阶段的压力。

但随着集成电路规模的不断扩大，自动化设计工具受自身算法所能处理问题的规模的限制，不能一次处理规模较大的芯片的物理设计问题，因此规模较大的芯片大都采用层次化物理设计方法。图2为传统的层次化物理设计方法的流程图，如图2所示，首先根据功能将硬件语言描述的整体芯片分割为几个独立的子模块和一个顶层模块，顶层模块主要包含子模块之间的连接关系，对每个子模块采用传统的物理设计方法进行物理设计，子模块的物理设计可以并行进行，然后顶层模块调用设计好的子模块进行顶层模块物理设计，完成整体芯片的物理设计，最后对设计好的整体芯片进行时序分析，如果不满足时序要求，则返回前面的阶段重新设计优化。

但传统的层次化物理设计方法对子模块边界时序的刻画精度要求很高，如果放宽子模块边界约束，在拼合到顶层模块时，子模块与子模块之间会出现许多关键路径，影响边界时序的刻画精度；如果加紧子模块边界约束，会增加子模块的设计复杂度，也会由于过度约束带来不必要的面积和功耗浪费。为避免传统的层次化物理设计方法的上述缺点，人们提出了不断拼合反馈的层次化物理设计方法。图3为传统的不断拼合反馈的层次化物理设计方法的流程图，如图3所示，首先根据功能将硬件语言描述的整体芯片分割为几个独立的子模块和一个顶层模块，顶层模块主要包含子模块之间的连接关系，对每个子模块和顶层模块采用传统的物理设计方法进行物理设计，子模块和顶层模块并行设计，在每个重要节点，例如生成时钟网络后、布线后都将子模块和顶层模块拼合成整体来进行时序分析，如果不满足时序要求，则返回前面的阶段重新设计优化。该方法通过不断地拼合反馈来调整边界约束，避免在最后的签核分析阶段，子模块和子模块之间出现关键路径影响边界时序的刻画精度。

现有技术中，当采用不断拼合反馈的层次化物理设计方法对芯片进行设计时，大多采用简单的时序模型（黑盒模型或灰盒模型）或复杂的时序模型（电路模型）来进行静态时序分析，简单的时序模型分析速度快，精度低，复杂的时序模型分析速度慢，精度高，不能将分析时间和分析精度较好地结合起来，给物理设计的分析和反馈修改带来很大困难。

综上，现有技术存在如下缺陷：无法兼顾时序分析的速度和精度。

发明内容

本发明提供一种集成电路芯片的时序确定方法和装置，用以解决现有技术中存在的无法兼顾时序分析的速度和精度的问题。

一方面，本发明提供了一种集成电路芯片的时序确定方法，包括：

确定待设计集成电路芯片所包括的顶层模块和至少两个子模块中包括的门单元以及所述门单元在所述集成电路芯片上的位置，并确定所述门单元之间的逻辑连接关系，所述门单元包括逻辑单元和时序单元；

将所述集成电路芯片的时钟信号分布到所述子模块和所述顶层模块中的所述时序单元的时钟端，分别生成所述子模块和所述顶层模块对应的时钟网络；

根据所述子模块和所述顶层模块对应的时钟网络对所述子模块以及所述顶层模块进行拼合，得到第一拼合芯片，并提取所述第一拼合芯片的边界时序模型；

若所述第一拼合芯片的边界时序模型满足设定的第一时序条件，则确定所述子模块中包括的门单元之间的电连接关系以及所述顶层模块中包括的门单元之间的电连接关系；

根据所述子模块中包括的门单元之间的电连接关系以及所述顶层模块中包括的门单元之间的电连接关系对所述子模块以及所述顶层模块进行拼合，得到第二拼合芯片，并提取所述第二拼合芯片的电参数模型；

若所述第二拼合芯片的电参数模型满足设定的第二时序条件，则确定所述子模块中的门单元与所述顶层模块中的门单元之间的电连接关系；

根据所述子模块中的门单元与所述顶层模块中的门单元之间的电连接关系对所述子模块以及所述顶层模块进行拼合，得到第三拼合芯片，并提取所述第三拼合芯片的晶体管模型；

若所述第三拼合芯片的晶体管模型满足设定的第三时序条件，则确定所述第三拼合芯片的时序为所述待设计集成电路芯片的时序。