[发明专利]集成电路芯片的时序确定方法和装置

权利要求书

1.一种集成电路芯片的时序确定方法，其特征在于，包括：

确定待设计集成电路芯片所包括的顶层模块和至少两个子模块中包括的门单元以及所述门单元在所述集成电路芯片上的位置，并确定所述门单元之间的逻辑连接关系，所述门单元包括逻辑单元和时序单元；

将所述集成电路芯片的时钟信号分布到所述子模块和所述顶层模块中的所述时序单元的时钟端，分别生成所述子模块和所述顶层模块对应的时钟网络，多个时序单元都由同一个时钟信号控制时，通过多级时钟单元将一个时钟信号分发为多个时钟信号以满足时序单元的需求，这些时钟单元、时序单元以及它们之间的时钟路径共同构成时钟网络；

根据所述子模块和所述顶层模块对应的时钟网络对所述子模块以及所述顶层模块进行拼合，得到第一拼合芯片，并提取所述第一拼合芯片的边界时序模型；

若所述第一拼合芯片的边界时序模型满足设定的第一时序条件，则确定所述子模块中包括的门单元之间的电连接关系以及所述顶层模块中包括的门单元之间的电连接关系；

根据所述子模块中包括的门单元之间的电连接关系以及所述顶层模块中包括的门单元之间的电连接关系对所述子模块以及所述顶层模块进行拼合，得到第二拼合芯片，根据第二拼合芯片来提取整体的电参数模型或者根据每个子模块和顶层模块分别提取电参数模型，再拼合成整体的电参数模型；

若所述第二拼合芯片的电参数模型满足设定的第二时序条件，则确定所述子模块中的门单元与所述顶层模块中的门单元之间的电连接关系；

根据所述子模块中的门单元与所述顶层模块中的门单元之间的电连接关系对所述子模块以及所述顶层模块进行拼合，得到第三拼合芯片，并提取所述第三拼合芯片的晶体管模型；

若所述第三拼合芯片的晶体管模型满足设定的第三时序条件，则确定所述第三拼合芯片的时序为所述待设计集成电路芯片的时序。

2.根据权利要求1所述的方法，其特征在于，所述提取所述第一拼合芯片的边界时序模型，包括：

提取所述第一拼合芯片的输入端口到所述第一拼合芯片中所包括的所述时序单元的第一路径延迟；

分别提取所述第一拼合芯片的输入信号的上升沿和下降沿的第一时间延迟；

提取所述第一拼合芯片中所包括的所述时序单元到所述第一拼合芯片的输出端口的第二路径延迟；

提取所述第一拼合芯片中的输出端口的负载的第二时间延迟；

提取所述第一拼合芯片的输入端口到输出端口的第三路径延迟；

提取所述第一拼合芯片中与所述时序单元相关的所述时钟网络的第三时间延迟；

根据所述第一路径延迟，所述第一时间延迟，所述第二路径延迟，所述第二时间延迟，所述第三路径延迟和所述第三时间延迟，确定所述第一拼合芯片的边界时序模型。

3.根据权利要求1所述的方法，其特征在于，所述提取所述第二拼合芯片的电参数模型，包括：

提取每个所述子模块中包括的门单元之间的电连接关系所对应的互连线的第一寄生电参数；

提取所述顶层模块中包括的门单元之间的电连接关系所对应的互连线的第二寄生电参数；

提取所述子模块中门单元与所述顶层模块门单元之间的逻辑连接关系对应的互连线的第三寄生参数；

根据所述第一寄生电参数、所述第二寄生电参数和所述第三寄生参数确定所述第二拼合芯片的电参数模型。

4.根据权利要求1所述的方法，其特征在于，所述提取所述第三拼合芯片的晶体管模型，包括：

确定所述第三拼合芯片中的关键路径和/或所述时钟网络中包括的门单元对应的晶体管；

根据所述晶体管确定所述第三拼合芯片中的关键路径和/或所述时钟网络的晶体管模型。

5.根据权利要求1-4任一项所述的方法，其特征在于，还包括：

若所述边界时序模型不满足所述第一时序条件，则重新将所述集成电路芯片的时钟信号分布到所述子模块和所述顶层模块中的所述时序单元的时钟端，分别生成所述子模块和所述顶层模块对应的时钟网络；或者，

若所述电参数模型不满足所述第二时序条件，则重新确定所述子模块中包括的门单元之间的电连接关系以及所述顶层模块中包括的门单元之间的电连接关系；或者，

若所述晶体管模型不满足所述第三时序条件，则重新确定所述子模块中的门单元与所述顶层模块中的门单元之间的电连接关系。