[发明专利]带非易失性存储器的处理器芯片仿真器

摘要

本发明公开了一种带非易失性存储器的处理器芯片仿真器，包括：仿真芯片，其包括仿真逻辑模块和处理器核；一SRAM存储器，其包括程序存储器区域和数据存储器区域；时钟源；处理器核从程序存储器区域读取用户程序语句并执行；处理器核执行数据存储器页擦或片擦用户程序语句后告知仿真逻辑模块；仿真逻辑模块对数据存储器区域中的目标地址范围执行页擦或片擦，同时停止向处理器核输出时钟信号；仿真逻辑模块完成页擦或片擦后，恢复向处理器核输出时钟信号，处理器核继续读取和执行用户程序。本发明能较为真实地模拟非易失性存储器特性的数据存储器片擦或页擦功能，方便用户程序的开发、调试和功能仿真，有助于提高代码开发效率。

主权项

一种带非易失性存储器的处理器芯片仿真器，其特征在于，包括：一仿真芯片，其包括一仿真逻辑模块和一处理器核；所述仿真逻辑模块与处理器核通过一通信通道，以及第一时钟信号线相连接；一SRAM存储器，通过标准数据/地址总线与所述仿真逻辑模块和处理器核相连接；其包括程序存储器区域和数据存储器区域，且两个存储器区域的地址范围不同；所述程序存储器区域用于存放用户程序，所述数据存储器区域等效为实际产品芯片中的非易失性存储器特性的数据存储器，用于存放用户数据；一时钟源；通过第二时钟信号线与所述仿真芯片中的仿真逻辑模块相连接；所述时钟源通过第二时钟信号线向仿真逻辑模块输出时钟信号；仿真逻辑模块通过第一时钟信号线向处理器核输出时钟信号；所述时钟信号是处理器核工作所需的主时钟，没有该主时钟时处理器核无法读取和执行用户程序；所述处理器核通过标准数据/地址总线从程序存储器区域读取用户程序语句并执行；所述处理器核执行数据存储器页擦或片擦程序语句后通过通信通道告知仿真逻辑模块；所述仿真逻辑模块通过标准数据/地址总线向所述数据存储器区域中的某段地址范围写入FFH数据，即相当于执行页擦或片擦；同时仿真逻辑模块停止通过第一时钟信号线向处理器核输出时钟信号；仿真逻辑模块完成页擦或片擦后，恢复通过第一时钟信号线向处理器核输出时钟信号，处理器核继续读取和执行用户程序。