[发明专利]一种迟滞可控的同步比较器

摘要

本发明提出一种迟滞可控的同步比较器，包括同步比较器模块、锁存单元和反馈回路；反馈回路对称设置在同步比较器模块两边，并根据控制要求，增设所述反馈模块的数量，实现迟滞可调的同步比较器。本发明的迟滞可控的同步比较器和传统的同步比较器相比，增加了至少一组的反馈回路，实现了迟滞数字可控，并且有效避免了输入信号的干扰造成的输出波动，避免了输出过于敏感，解决了传统的同步比较器的稳定性问题。

主权项

一种迟滞可控的同步比较器，包括同步比较器模块和锁存单元；所述同步比较器模块中，第一晶体管M1的栅极接偏置电压Φ，源极接地；第二晶体管M2的栅极接输入端Cp，源极接所述第一晶体管M1的漏极；第三晶体管M3的栅极接输入端Cn，源极接所述第一晶体管M1的漏极；第四晶体管M4的源极和所述第二晶体管M2的漏极相连；第五晶体管M5的源极与所述第三晶体管M3的漏极相连；第六晶体管M6的栅极接接偏置电压Φ，其源极接工作电压VDD，其漏极与所述第四晶体管M4的漏极相连；第七晶体管M7的栅极接接偏置电压Φ，其源极接工作电压VDD，其漏极与所述第五晶体管M5的漏极相连；第八晶体管M8的栅极与所述第五晶体管M5的漏极相连，其源极接工作电压VDD，其漏极与所述第四晶体管M4的漏极和所述第六晶体管M6的漏极相连；第九晶体管M9的栅极与所述第四晶体管M4的漏极相连，其源极接工作电压VDD，其漏极与所述第五晶体管M5的漏极和所述第七晶体管M7的漏极相连；所述锁存单元中，与非门G1的第一输入口与所述第八晶体管M8的栅极相连，其第二输入口与输出端子Op相连；与非门G2的第一输入口与所述第九晶体管M9的栅极相连，其第二输入口与输出端子On相连；其特征在于，所述同步比较器包括至少两路的反馈模块，其对称设置在所述同步比较器模块两边，并根据控制要求，增设所述反馈模块的数量，实现迟滞可调的同步比较器。