[发明专利]动态可重构高速串行总线中错误控制方法有效
| 申请号： | 201310295961.5 | 申请日： | 2013-07-16 |
| 公开（公告）号： | CN103427846A | 公开（公告）日： | 2013-12-04 |
| 发明（设计）人： | 邓哲;杜瑞;张伟功;乔永强;朱晓燕;张永祥;尚媛园;关永 | 申请（专利权）人： | 首都师范大学 |
| 主分类号： | H03M13/09 | 分类号： | H03M13/09;G06F11/10;G06F17/50 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 100048 *** | 国省代码： | 北京;11 |
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| 摘要： | 一种动态可重构高速串行总线中错误控制方法，该方法基于多体双口存储方式N-Memory和多通道并行CRC算法，根据数据链路层的读写请求，将N-Memory中的数据在读写过程中实时进行多通道并行CRC校验。 | ||
| 搜索关键词： | 动态 可重构 高速 串行 总线 错误 控制 方法 | ||
【主权项】：
一种动态可重构高速串行总线中错误控制方法，该方法基于多体双口存储方式的N‑Memory和多通道并行CRC算法，其特征在于：根据数据链路层的读写请求，将N‑Memory中的数据在读写过程中实时进行多通道并行CRC校验，其中所述的读写过程中实时校验方式为：发送数据时，数据链路层对N‑Memory发出读请求，读出数据并进行一次缓存，同时实时进行多通道并行CRC校验，将计算出的发送端CRC校验码插入第一通道最后一个字节进行发送；数据接收时，数据链路层对N‑Memory发出写请求，根据通道配置情况将数据依次写入N‑Memory，同时进行实时的多通道并行CRC校验，将计算出的接收端CRC校验码与发送端的CRC校验码进行比较，若相同则说明动态可重构高速串行总线传输无误，若不同则说明动态可重构高速串行总线传输有误，丢弃此数据并进行数据重发。
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