[发明专利]动态可重构高速串行总线中错误控制方法

权利要求书

1.一种动态可重构高速串行总线中错误控制方法，该方法基于多体双口存储方式的N-Memory和多通道并行CRC算法，其特征在于：根据数据链路层的读写请求，将N-Memory中的数据在读写过程中实时进行多通道并行CRC校验，其中所述的读写过程中实时校验方式为：发送数据时，数据链路层对N-Memory发出读请求，读出数据并进行一次缓存，同时实时进行多通道并行CRC校验，将计算出的发送端CRC校验码插入第一通道最后一个字节进行发送；数据接收时，数据链路层对N-Memory发出写请求，根据通道配置情况将数据依次写入N-Memory，同时进行实时的多通道并行CRC校验，将计算出的接收端CRC校验码与发送端的CRC校验码进行比较，若相同则说明动态可重构高速串行总线传输无误，若不同则说明动态可重构高速串行总线传输有误，丢弃此数据并进行数据重发。

2.根据权利要求1所述的方法，其特征在于：所述基于多体双口存储方式的N-Memory根据动态可重构高速串行总线实际传输通道数、传输通道的工作时钟和管理模块的内部时钟而确定，其存储体N数量为2、4或8；相应的多通道并行CRC算法选择通道数时基于N-Memory中N的数量，要求两者相等以保证数据链路层在读写过程中能够按照N-Memory数据存储方式进行实时的CRC校验。

3.根据权利要求2所述的方法，其特征在于：所述N-Memory中的数据组织分为处理层方向和数据链路层方向，从处理层方向看过去，所述N-Memory是由一个N倍字宽的单体存储器在深度方向扩展N倍的多体存储器及命令头寄存器构成；从数据链路层方向看过去，所述N-Memory是N个单字宽的独体FIFO。

4.根据权利要求2所述的方法，其特征在于：在数据发送端，为了支持CRC计算的一级延迟，所述N-Memory之后设置一级数据缓冲器，利用预读信号进行控制，用于存储CRC计算完成的数据；预读信号对所述N-Memory中的数据进行读取并进行多通道CRC计算，读信号负责读取计算完成的CRC结果并将其传输到通道上。

5.根据权利要求4所示的方法，其特征在于：插入2个时钟周期等待多通道并行CRC计算结果；对于命令头操作，当涉及到N-Memory第N通道-1的字节时，读操作插入2个周期时钟进行等待；对于长包数据主体部分的操作，当涉及到第N通道1024/N-1的字节时，插入2个时钟周期等待，最后将CRC计算结果作为第一通道的最后一个数据进行发送。