[发明专利]具有锁存预解码器电路的时钟控制的存储器有效
| 申请号： | 201310228537.9 | 申请日： | 2013-06-08 |
| 公开（公告）号： | CN103489472B | 公开（公告）日： | 2018-07-10 |
| 发明（设计）人： | 赫马·拉马穆尔蒂;拉万德拉拉吉·拉马拉朱 | 申请（专利权）人： | 恩智浦美国有限公司 |
| 主分类号： | G11C8/18 | 分类号： | G11C8/18 |
| 代理公司： | 中原信达知识产权代理有限责任公司 11219 | 代理人： | 谢晨;刘光明 |
| 地址： | 美国得*** | 国省代码： | 美国;US |
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| 摘要： | 公开了具有锁存预解码器电路的时钟控制的存储器。一种存储器（10）包括具有有多个字线（WL）的存储器阵列（12）、多个锁存预解码器（18）、以及字线驱动器逻辑（14）。每个锁存预解码器接收时钟信号（CLK）和多个地址信号（A0，A0b），并且，响应于所述时钟信号的时钟周期的第一沿来锁存所述多个地址信号的逻辑函数的结果，以及响应于所述时钟信号的所述时钟周期的第二沿来提供预定值，其中，响应所述第二沿，所述多个锁存预解码器的每个锁存解码器提供相同的预定值。字线驱动器逻辑响应于所述锁存结果有选择性地激活所述多个字线中的所选字线。 | ||
| 搜索关键词： | 锁存 预解码器 存储器 预解码器电路 字线驱动器 地址信号 时钟控制 时钟信号 时钟周期 字线 响应 存储器阵列 解码器 接收时钟 逻辑函数 逻辑响应 选字 激活 | ||
【主权项】：
1.一种存储器，包括：具有多个字线的存储器阵列；多个锁存预解码器，其中每个锁存预解码器接收时钟信号和多个地址信号，并且以响应于所述时钟信号的时钟周期的第一沿来锁存所述多个地址信号的逻辑函数的结果以及响应于所述时钟信号的所述时钟周期的第二沿来提供预定值，其中，响应于所述第二沿，所述多个锁存预解码器的每个锁存预解码器提供相同的预定值，所述锁存预解码器包括第一反相器；耦合到所述多个锁存预解码器的字线驱动器逻辑单元，该字线驱动器逻辑单元响应于所述锁存的多个地址信号的逻辑函数的结果来选择性地激活所述多个字线中的所选字线；以及时钟驱动器电路，该时钟驱动器电路接收所述时钟信号并且给所述多个锁存预解码器中的每个提供延迟时钟信号，其中每个预解码器在所述第一沿发生之后以预定延迟锁存所述逻辑函数的所述结果，其中所述预定延迟至少部分地由所述时钟驱动器电路提供，所述时钟驱动器电路包括第二反相器和缓冲器，所述缓冲器，响应于第二反相器的逻辑输出，提供延迟时钟信号的逻辑输出；所述第一反相器的输入连接到缓冲器的输出，用于接收延迟时钟信号，并提供解码信号的输出，使得延迟时钟信号在切换逻辑时被延迟，第二反相器逻辑输出被加强。
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